一种毛刺滤除方法：verilog实现

• 外部信号输入到FPGA时，由于外界存在个各种各样的干扰，有时会使输入信号产生一些毛刺，这时就需要FPGA去进行相应的处理去滤除毛刺，本篇提供一种简单的方法去滤除毛刺。要求如下：

1. FPGA需对signal_din信号进行滤波处理，滤波时钟周期100ns。
2. 可滤除不大于900ns的干扰信号，滤波造成的信号延迟不大于1.1us，即滤波后信号比实际信号延迟1us±0.1us。

module sig_sync(
    input    clk								,
    input    rst_n								,
    input    signal_din							, // whether or high  nor low level 
    output   reg    signal_sync
);

    reg  [8:0]  signal_din_r					;
    
    always @(posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		signal_din_r <= 9'h1ff;
    	end else begin
    		signal_din_r <= {signal_din_r[7:0],signal_din}; // lsb din
    	end 
    end
    
    always @(posedge clk or negedge rst_n) begin
    	if (!rst_n) begin
    		signal_sync <= 1'b1;
    	end else if (&signal_din_r[8:0]==1'b1) begin
    		signal_sync	<= 1'b1; 
    	end else if (|signal_din_r[8:0]==1'b0) begin
    		signal_sync	<= 1'b0; // initial signal is high, when change to low 
    	end
    end
    
endmodule
    

由仿真波形可以看出，当毛刺小于900ns时，输出信号不受影响，而且输出信号延时也符合要求。