Xilinx IP之FIFO读写位宽不同

前言

对于FPGA设计来说，有时会遇到读写位宽不一致的情况，以前都是例化读写位宽一致的IP核，然后自己用逻辑去解决不一致的情况，其实对于一些常见的读写比例，可以直接例化位宽不一致的FIFO。
下面简要介绍Xilinx FIFO IP 对于读写两端位宽不一致时的行为。来自文档PG057,详细了解可以去下载文档。

Non-symmetric Aspect Ratios

1.对于读写位宽是1：4时的情况（写位宽2，读位宽8）这时先写入的数据会放在内部的MSB，即最高位，往后进来的两位数据会从高到底依次排列。
如图3-13所示，数据01 00 11 10 依次进入，按照从高到低的方式排列。假如这时来了读使能的话，数据4E会被读出来，即（10_00_11_10）。
还有一点需要注意，在读写位宽不匹配时empty和full产生的行为。如下图3-14所示，只有当写端口的是个2bit的数据全部写完之后，empty才会拉低，当读端口读出8bit数据后empty再拉高。

2.对于读写端口是4:1时的情况（写端口8bit,读端口2bit)。当写端口写入一个完整的8bit数据C7（11_00_01_11）后，读端口想要读出的行为是先读C7的最高位，然后按从高到底依次读出，即（11，00，01，11）。

同样的，当读端口读出全部的8bit数据之后empty信号才会拉高。如图3-16所示：

以上这些行为是根据FIFO的stand_mode得到的。想要看到啊fwft模式的行为，可以例化一下example design看看。