【毛刺滤除】滤除小于m个周期的毛刺电路_verilog

最新推荐文章于 2023-12-18 14:44:48 发布
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分类专栏： IC设计常见电路verilog实现 文章标签： fpga开发
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心中有电路，verilog呼之欲出。

  1. 滤除小于1个周期的毛刺
    毛刺为高用与门，毛刺为低用或门。
    如下电路图示例为毛刺为低，采用两级DFF同步实现。
    在这里插入图片描述

  2. 滤除大于1个周期小于2个周期的毛刺
    三级同步器，并且将三个D的输出进行相或
    在这里插入图片描述

  3. 滤除小于4个周期的毛刺
    直接进行计数操作。
    边沿检测+计数的方法，检测到上升沿或下降沿说明可能是信号变化或毛刺，检测到边沿变化后计数器清零并开始计数，计数到3说明单bit信号不是毛刺，可以赋值并停止计数；未计数到3说明单bit信号是毛刺信号，不赋值。
    波形图如下：
    在这里插入图片描述

甜筒酱
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当需要消除高电平的毛刺时，采用与门，当需要消除低电平的毛刺时，采用或门。若毛刺宽度介于N和N+1个周期，则需要N+2级触发器采样，然后再进行与(或)。
单bit信号进行毛刺滤除（Verilog）
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毛刺消除与输入消抖（单边毛刺滤除、双边毛刺滤除、输入防抖|verilog代码|Testbench|仿真结果）
Loudrs的博客
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核心思想为“打拍子 + 逻辑运算”。毛刺宽度介于N和N+1个周期，则需要N+2级触发器采样。消除高电平采用“与”逻辑运算，消除低电平采用“或”逻辑运算核心思想为“双边沿检测 + 计数器”。通过双边沿检测得到信号变化的位置，用计数器则得到信号变化的周期，若变化周期大于要求的宽度（即非毛刺）则赋值，相反则是维持信号不变。
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在Verilog设计中，如果存在管脚的毛刺问题，可以采取一些方法进行滤除。以下是一些常见的方法： 1. 引入时钟同步器：通过在输入管脚和时钟之间添加时钟同步器，可以滤除输入信号的毛刺。时钟同步器将输入信号与时钟进行同步，并在时钟的上升沿或下降沿进行采样，从而消除毛刺。 2. 添加消抖电路：如果毛刺是由于开关或按钮的机械震动引起的，可以在输入信号与逻辑电路之间添加消抖电路。消抖电路通常包括一个延时元件和一个状态机，用于稳定输入信号，并仅在输入信号稳定一段时间后才输出。 3. 使用滤波器：如果毛刺是由于信号干扰引起的，可以考虑使用滤波器来滤除高频噪声。常见的滤波器包括低通滤波器和中值滤波器等。 4. 优化电路布局：如果毛刺是由于线长不匹配或布线不当引起的，可以通过优化电路布局来减少毛刺问题。例如，尽量缩短信号线的长度，减少线间干扰。 以上是一些常见的方法，具体的解决方案需要根据具体情况来确定。在设计中，还应考虑信号的噪声容限和系统对毛刺的容忍度，以确定是否需要采取滤除毛刺的措施。
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