HDLBits Day6

1.判断相等可以判断多位

module top_module ( input [1:0] A, input [1:0] B, output z ); 
    assign z=(A==B);
endmodule

2.加号是进位加

module top_module( 
    input [2:0] in,
    output [1:0] out );
 assign   out=in[0]+in[1]+in[2];
endmodule

3.数据定义可以 定义成 output [3:1] out_any,即不从0开始，且赋值时会自动匹配位置

module top_module( 
    input [3:0] in,
    output [2:0] out_both,
    output [3:1] out_any,
    output [3:0] out_different );
    assign out_both={in[3]&in[2],in[2]&in[1],in[1]&in[0]};
    assign out_any={in[3]|in[2],in[2]|in[1],in[1]|in[0]};
    assign out_different={in[3]^in[0],in[2]^in[3],in[1]^in[2],in[0]^in[1]};
endmodule

4.按位与&，逻辑与&&；按位或|，逻辑或||；按位取反~，逻辑非！；按位异或^.