HDLBits Day10 Edgecapture

这个题是检测下降沿，检测到后out一直为高，知道reset == 1时，out为0。
我自己做：先通过边沿检测，得到一个脉冲信号，然后if这个脉冲信号为高，将其输出给out,输出为低就不管（会保持前面状态）。
但是这样做，边沿检测时会延迟一个clk，在将其输出给out时又会延迟一个clk,这样就与题目中给的时序图不符，看网上答案：

module top_module (
    input clk,
    input reset,
    input [31:0] in,
    output [31:0] out
);
    reg [31:0]	in_reg;
    
    always@(posedge clk)begin
        in_reg <= in;
    end
    
    always@(posedge clk)begin
        if(reset)begin
            out <= 32'd0;
        end
        else begin
            out <= ~in & in_reg | out;
        end
    end
endmodule

他是直接将边沿检测信号与输出信号本身相或赋值给输出信号，就能在一个clk下完成，得到与题目符合的时序图。牛皮。
out <= ~in & in_reg | out;
out <= ~in & in_reg | out;
out <= ~in & in_reg | out;