数电和Verilog-组合逻辑和时序逻辑

最新推荐文章于 2024-04-12 17:48:09 发布
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分类专栏： 数电和Verilog基础 文章标签： fpga开发
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A.10 组合逻辑和时序逻辑电路

数字逻辑电路中分为两种逻辑电路结构，分别是组合逻辑和时序逻辑，如下图所示：

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-iRWLorR2-1653543161370)(D:/pic/image-20220522180202757.png)]

时序逻辑电路由时钟clk来进行控制，像心跳一样一拍一拍的通过上升沿或下降沿来进行数据的同步和寄存，而组合逻辑则是一些逻辑运算，比如与、或、非、异或等运算，根据运算的复杂度，其组合逻辑电路的路径延迟就不同，但需要满足时序逻辑电路的建立时间和保持时间。

一般两组触发器之间就是组合逻辑电路，图上的运算过程大致是：

data_in数据输入进来，然后通过寄存器寄存，然后经过一段组合逻辑进行运算，最后再通过一组寄存器寄存并输出data_out，而这个数字电路的整体都是由一个时钟clk来进行同步的，相当于根据clk的跳变来完成电路信号的处理和传输，因此可以说这个电路是基于clk的时钟进行同步工作的。

组合逻辑

由与、或、非门组成的网络。

输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据其变化而变化，但与电路目前所处的状态没有任何关系。

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程序员Marshall
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数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。（1）always 模块的敏感表为电平敏感信号的电路always模块的
verilog 跑表时序逻辑电路，通过按钮控制及数字显示，有时分秒显示，可以清零、开始和暂停
06-20
其中按钮Clear实现清零功能（任意状态按下时分秒值清零并停止计时）、按钮Start/Stop实现开始和暂停功能（若当前状态为停止则按下继续进行计时，若当前状态为计时则按下暂停计时）。 数字显示为XX : XX : XX形式，时分秒各为2位数字。对每位数字使用4位二进制编码输出表示（hr_h[3:0],hr_l[3:0] : min_h[3:0],min_l[3:0] : sec_h[3:0],sec_l[3:0]）。 顶层模块名为stop_watch，输入输出功能定义： 名称 方向 位宽 描述 clk I 1 系统时钟，10 MHz rst_n I 1 异步复位，低电平有效 clear I 1 清零按钮，上升沿有效 start_stop I 1 开始/暂停按钮，上升沿有效 hr_h O 4 时高位输出，取值0~9 hr_l O 4 时低位输出，取值0~9 min_h O 4 分高位输出，取值0~9 min_l O 4 分低位输出，取值0~9 sec_h O 4 秒高位输出，取值0~9 sec_l O 4 秒低位输出，取值0~9
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根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑 组合逻辑 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）always @（电平敏感信号列表）或者always @ * always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于...
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本文依据网络资料及工作经验整理而成，如有错误请留言。 文章为个人辛苦整理，付费内容，禁止私自转载。 文章专栏：《黑猫的FPGA知识合集》 本文主要参考链接： https://zhuanlan.zhihu.com/p/110543798 1 概述 “always”块既可用于描述组合逻辑也可描述时序逻辑。 1、always内不可以多层嵌套always！ 2、 在同一个always块中不要既用阻塞赋值，又用非阻塞赋值。 不允许在多个always块中对同一个变量进行赋值。 always里面可以用阻塞赋值，没有规定只
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