A.10 组合逻辑和时序逻辑电路
数字逻辑电路中分为两种逻辑电路结构,分别是组合逻辑和时序逻辑,如下图所示:
时序逻辑电路由时钟clk来进行控制,像心跳一样一拍一拍的通过上升沿或下降沿来进行数据的同步和寄存,而组合逻辑则是一些逻辑运算,比如与、或、非、异或等运算,根据运算的复杂度,其组合逻辑电路的路径延迟就不同,但需要满足时序逻辑电路的建立时间和保持时间。
一般两组触发器之间就是组合逻辑电路,图上的运算过程大致是:
data_in数据输入进来,然后通过寄存器寄存,然后经过一段组合逻辑进行运算,最后再通过一组寄存器寄存并输出data_out,而这个数字电路的整体都是由一个时钟clk来进行同步的,相当于根据clk的跳变来完成电路信号的处理和传输,因此可以说这个电路是基于clk的时钟进行同步工作的。
组合逻辑
由与、或、非门组成的网络。
输出只是当前输入逻辑电平的函数(有延时),与电路的原始状态无关的逻辑电路。也就是说,当输入信号中的任何一个发生变化时,输出都有可能会根据其变化而变化,但与电路目前所处的状态没有任何关系。
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