【verilog教程】第7篇：时序逻辑和组合逻辑

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文章专栏：《黑猫的FPGA知识合集》

本文主要参考链接：
https://zhuanlan.zhihu.com/p/110543798

1 概述

“always”块既可用于描述组合逻辑也可描述时序逻辑。

1、always内不可以多层嵌套always！

2、
在同一个always块中不要既用阻塞赋值，又用非阻塞赋值。
不允许在多个always块中对同一个变量进行赋值。
always里面可以用阻塞赋值，没有规定只能用非阻塞赋值。

3、
组合逻辑通常用阻塞赋值，
时序逻辑通常用非阻塞赋值。

2 时序逻辑

参考链接（详细，简洁明了）：https://zhuanlan.zhihu.com/p/110543798

（1）代码层面：时序逻辑即敏感列表里面带有时钟上升沿，如果是没有上升沿或者是带有“*”号的代码，为组合逻辑。

（2）电路层面：

（3）波形层面