数电和Verilog-时序逻辑实例一：触发器

最新推荐文章于 2023-03-20 23:30:00 发布

程序员Marshall

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分类专栏：数电和Verilog基础文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_44915807/article/details/124983087

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该博客介绍了使用Verilog进行时序逻辑设计，重点讲解了D触发器和带低电平复位功能的D触发器的实现。在测试模块中进行了仿真，并通过运行run.do脚本来查看仿真日志和波形，以验证设计的正确性。

摘要由CSDN通过智能技术生成

A.14 时序逻辑实例一：触发器

设计模块

D触发器

//文件路径：a.14/src/dff.v
module dff(clk,din,dout);
  input clk;
  input din;
  output reg dout;

  always@(posedge clk)begin
    dout <= din;
  end

endmodule

带低电平复位的D触发器

//文件路径：a.14/src/dff_rst.v
module dff_rst(clk,rst_n,din,dout);
  input clk;
  input rst_n;
  input din;
  output reg dout;

  always@(posedge clk)begin
    if(!rst_n)
      dout <= 1'b0;
    else
      dout <= din;
  end

endmodule

测试模块

//文件路径：a.14/sim/testbench/demo_tb.sv

module top;
  logic clk;
  logic rst_n;
  logic dff_din;
  logic dff_dout;
  logic dff_rst_dout;
  
  dff DUT_dff(.clk(clk),.din(dff_din),.dout(dff_dout));
  dff_rst DUT_dff_rst(.cl