Delay Test Set Creation

在ATPG工具中Delay 或“at-speed”测试有两种类型：transition delay和path delay。

Transition Delay Test Set Creation

工具可以生成patterns以检查transition故障。

transition faults模型化gate terminals上总的delays，使测试每个terminal的slow-to-rise或slow-to-fall行为。这些缺陷可能表示晶体管的导电或互连。

下图给出了一个简单的AND门，具有6个潜在的transition faults，三个terminals的slow-to-rise和slow-to-fall transition。因为transiton delay test检查设备可以运行的速度（工作频率），要求两个测试周期。首先设置测试的所有条件，在图中，A和B分别是0和1，然后在A上Launch一个变化从0变为1，降至在pre-determined时间内Y发生改变，在测试时间结束时，捕获电路响应，测量Y的值，如果Y不是Stuck at 0，但是Y仍然是0，device被认为存在故障，ATPG工具自动选择launch和capture scan cells。

Transition Fault Detection

为了检测transition故障，工具必须验证满足某些条件，相关的stuck-at fault必须是可检测的（为了排除stuck at fault的可能性）。而且在前一个周期中，node value必须和当前周期中检测到的值相反（为了能够检测到变化）。

Broadside （Launch-Off-Capture) Patterns

这是一个clock sequential pattern，通常称为broadside pattern。其基础timing如下图所示，是当clock-sequential depth是2或者更大时ATPG工具默认创建的一种pattern。可使用“set_pattern_type -sequential”命令指定depth，尽管create_patterns命令自动选择和设置最优的sequential depth。

通常，这种类型的pattern减少了对scan enable timing的限制，因为在最后一个shift和launch之间有大量的时间，在最后一次shift之后，pulse at speed clock进行launch和capture cycles。

可以使用以下命令生成broadside transition patterns：

Pseuso Launch-Off-Shift Patterns
这种pattern generation的方法在ATPG的capture cycles内被模型化，通常包括两个周期，在第一个capture周期期间，设计保持在shift mode下，在第二个周期期间，scan enable变为无效，并进行capture，该方法是更常使用的，因为它使工具使用PLL clocks进行shift和capture。

使用named capture procedure来force scan_en从1变为0在第二个capture周期，scan_en通常使一个pipelined信号，而不是一个PI，因此它能够有at-speed timing以在capture cycle内转换，capture cycle通常比shift周期更快。

Native Launch-Off_Shift Patterns
如果使用“set_fault_typetransition -allow_shift_launch"，工具尝试生成包含下表中event的pattern。

使用native launch-off-shift patterns，使用shift procedure应用的最后一个shift进行launch，当ATPG生成一个单周期测试时发生capture时间。当生成可retargetable的patterns时，launch-off-shift被自动disabled，即使调用set_fault_type transition -allow_shift_launch命令。

这种类型的pattern，通常称为launch off last shift或just launch off shift pattern，transition因为load scan chains procedure中的最后一个shift或force PIs而发生，下图展示了最后一个shifit触发launch的基础timing。

为了创建launch off the last shift，使用下列命令：

Generating a Transition Test Set

Transition faults模型化电路中gate terminals上的大的delay，基础procedure生成transition测试集以测试terminals或节点的slow-to-rise或slow-to_fall。

Procedure

1. 执行电路的setup任务。
2. 约束scan_en为0。
3. 设置sequential depth为2或者更大。
4. 进入analysis mode。触发工具的自动设计flattenting和rules检查过程。
5. 设置fault类型为transition。
6. 执行测试生成。

Timing for Transition Delay Tests

对于transition delay测试，工具从test procedure file中得到时序信息，该文件描述了扫描电路操作给工具，可以手动创建扫描电路，或者在设计中插入扫描电路之后使用Tessent Scan创建扫描电路。

test procedure file包含基于周期的procedures和timing定义，告诉ATPG工具如何操作设计中的扫描结构。

在test procedure file中，timeplate被用来定义tester的周期，指定所有event edges发生在每个周期的位置。下图为broadside testing，slow cycles被用来shifting，fast cycles被用来launch和capture。

slow shift cycles在timeplate tp_slow中被定义，周期是400ns，fast launch和capture cycles在timeplate tp_fast中被定义，周期为40ns。

下面是为上图所提供的timeplate和procedures的例子。

在这个例子中launch和capture clocks之间有40ns，如果想要在launch和capture events之间创建相同的timing，但是所有的时钟周期相同，可以在时钟cycle周期内skew时钟脉冲。