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RSS订阅原创 5.tessent命令笔记
如果与当前设计相关的ICL module，包含”force_low_input_port_list"或“forced_high_input_port_list”的icl_module属性，那么这些属性所有应用的端口被正确约束，使用约束类型“C0”和“C1”。该命令返回一个创建的端口对象的集合，如果port_name是bus，该命令为每个bus位返回一个具有端口对象的集合，从bus的最左边位开始并以bus的最右边位结束。如果该命令成功了，将会返回新创建的instance的集合。
2023-10-27 09:42:35
515
原创 Compression Bypass Logic
默认，EDT逻辑中包含bypass逻辑，bypass电路可以bypass EDT逻辑，访问设计core中未压缩的扫描链。bypass EDT逻辑可以应用未压缩test patterns到设计中在扫描插入时，bypass可以被插入到core网表中。使能放置MUX和lockup cell以操作core网表中的bypass mode而不是EDT逻辑。该option支持更加有效的设计布线。
2023-09-04 15:43:22
288
原创 Pipeline Stages
附加的shift周期的数量通常是增加了channel input pipeline stages的数量，如果附加的shift周期的数量是4，没有input popelining，并且channel input的大多数pipeline stages有两个stages，则在每个test pattern中的附加shift周期的数量是6。完全加载扫描链所需要的cycles的数量，决定了不增加shift cycles的数量能够添加的pipeline stages的数量的限制。
2023-09-01 14:27:19
253
原创 Understanding Lockup Cells
工具会分析扫描链和EDT逻辑之间的控制时序元素的时钟的时序关系，当必须要同步时钟并保持数据完整性时插入边沿触发寄存器（lockup cells）。可以使用report_edt_lockup_cells命令来展示工具已经插入的lockup cells的详细报告。
2023-08-31 16:36:15
318
原创 STILVerify
STIL是Siemens Digital Industries Software提供的为了检查Standard Test Interface Language（STIL）文件的免费验证工具。该工具使EDA、ATE以及相关工具的开发人员确保基于STIL流程的兼容性。STILVerify确保了STIL文件的语法正确性，而且还具有Verilog test bench，使EDA和ATE工具开发人员在任意Verilog simulator中运行和展示STIL的内容，以验证STIL代码的内容和行为。
2023-08-29 10:54:14
150
原创 Timeplate Definition
不要求包括时钟的pulse statements，但是如果没有“pulse”任何时钟，工具使用两个cycles去pulse一个clock，导致更大的patterns。必须在引用之前定义所有的timeplates。当产生默认procedures时，工具使用pulse_clocks statements而不是单个pulse statements。timeplate定义描述单个tester cycle，并指定所有event edges被放置在cycle的位置。
2023-08-18 11:10:05
179
原创 Why Test？
没有缺点的devices被销售给顾客，有时有缺陷的devices通过了所有的应用测试——这被称为测试逃避（test escapes）。在顾客手中出现失败的devices会被返回。能够验证设计没有制造缺陷，但是不能验证silicon满足预期的行为，电路可能通过测试，但是设计可能功能不正确（例如，不能像功能规格描述的那样操作）。原始的设计和测试过程是分开的，只有在设计周期的结尾考虑测试。test patterns，有时被称为test vectors，是在测试过程期间放置在PI引脚上的一系列1s或0s。
2023-08-10 13:49:59
98
原创 Advanced BAP Memory Access
高级BAP在连接到BAP得memory BIST controllers的hw_default操作模式下使能一些feature overrides。通过消除串行配置控制器的移位周期极大地减少了测试时间，代价是在BAP和controllers之间增加了额外的连接。
2023-07-24 14:56:42
164
原创 Back_Annotation
反标（back-annotation）是为了进行时序分析，从外部文件读取延迟、电阻、电容值等到工具中。使用反标，可以在物理设计的每个阶段之后更加准确地分析电路地时序。
2023-07-20 10:13:56
463
原创 MemoryBIST
通常会要求设计特定的测试算法以定位特定memory defects，这些defects使用现有的算法难以检测到。为了有效测试memory，可以需要以特定的顺序在同一个memory上应用多个算法。一些情况下，可能会选择应用几个算法来诊断memory defects，否则难以识别这些defects。
2023-07-13 10:08:50
512
原创 DFT设计中相关词汇
logic Test controller与每个Block Module相关，以执行内部逻辑测试，在相关block mudules的物理区域之间的chip互连的top module中的逻辑，使用位于top module中另一个logicTest controller进行测试。在compactor电路中，XOR的一个或多个stages压缩几个chains中的response到每个channel输出，压缩的扫描链进入相同的扫描channel被称为同一个compactor group。
2023-06-28 17:38:39
1106
1
原创 Advanced BAP Memory Access
Advanced BAP在连接到BAP的memory BIST的hw_default操作模式下启用某些feature覆盖。通过消除顺序配置controllers的shift cycles，能够极大减少测试时间。Advanced BAP memroy访问feature与memory BIST controller的交互部分可以通过IJTAG协议进行配置。在ATE环境的制造测试，和通过Tessent MissionMode controller的in-system测试时可能使用controller配置。
2023-06-27 15:36:56
517
原创 Clock Rules（C Rules）
scan clocks的规则检查确保它们被正确的定义和操作。可以选择任意时钟规则检查的handling为error、warning、not或ignore。
2023-06-26 11:25:01
283
原创 design rules check: S rules
对于复杂的scan模型，包括多个scan input和scan output pins，在这种情况下，工具识别控制这些嵌入式scan segments的时钟，并在S-rules分析期间只target这些时钟。该rules确保可能被转变为scan的non-scan elements能够被控制，以保持它们当前的数据（违例情况是当所有时钟被关闭时，某个时钟端口被设为X，或另一种情况，时钟是pulse_always，无法关闭）。如果这些pins未被约束，并且导致可扫描的，会发生trace违例。
2023-06-21 10:10:01
1050
原创 Memory Fault Types
在data lines之间访问transistors，以及在bitlines上异常高的漏电流，会导致bitlines之间的差分电压，从而导致差分放大器错误的读取cell，最差的情况是，除了pivot cell以外，列上的所有cells都具有相同的值。为了检测破坏性读故障，在test下的cell必须被初始化，然后在连续的时钟周期内多次读取。检测Bit/Group Write Enable上的shorts，首先执行写操作，inputs根据bus的奇数和偶数索引设置为相反的值。
2023-06-19 17:59:18
296
原创 Slack Calculation
给出0.5ns的slack。时序元素的arrival time的初始值等于它的所有时钟端口的最大时钟延迟，这意味着任意gate上的arrival time是与时钟输入端口值的改变有关的，而与driving flop或flops的值改变无关。立刻驱动时序元素的数据端口的门，初始的progation delay被设为其时钟延迟的负值（而不是0，数据到达的时间要早于时钟达到的时间）。立刻驱动（该gate的输出连接的是时序元素）时序元素的时钟端口的门，初始的progation delay被设为0。
2023-06-16 16:16:31
237
原创 ICL Extraction
ICL extraction，或者更准确地ICL network extraction的目标是，从设计的flattened网表中自动生成各种OJTAG building blocks（instruments，SIBs、TDRs等）的互连信息。extraction process的输出是被例化的IJTAG building blocks的互连信息，可以使用Tessent Shell命令extract_icl来执行ICL extraction。
2023-06-09 11:23:11
411
2
原创 Pattern Failures Due to Timing Exception Paths
在ATPG之前，可使用STA工具在设计上执行时序优化。这个process也会定义timing exception paths，包括以下：False Path——在操作的功能模式下，path不能被敏化（当确定电路的时序性能时，STA工具忽略这些paths）。Multicycle Path——具有超过一个clock cycle的信号传播延迟的path。
2023-06-08 15:20:32
131
原创 Delay Test Set Creation
在ATPG工具中Delay 或“at-speed”测试有两种类型：transition delay和path delay。
2023-06-08 14:05:11
213
原创 Potential Causes of simulation Mismatches
仿真不匹配可能有多种原因，因此，对它们进行进行故障排除的最具有挑战性的部分是知道从哪里开始。因为有很多信息是可用丹丹，第一步应该是确定最可能的不匹配的潜在来源。
2023-06-06 15:40:31
139
原创 【无标题】
而且，当在一个group中的多个scan chains共享一个公共的scan input pin时，chain test process单独load和unload每个scan chains使用重复的pattern顺序测试它们。通常，在test set中的第一个周期必须执行某些任务，在所有test data formats中的第一个周期关闭所有时钟引脚上的时钟，在所有的双向pins上drives Z，在所有其他的输入引脚上drives X，在任何PO引脚上disable measurement。
2023-05-25 09:38:16
33
原创 EDT Control and Channel Pins
EDT逻辑包括control和channel pins。control pins例如edt_clock、和edt_bypass，控制EDT的功能。channels pins例如edt_channels_in和edt_channels_out是扫描通道。
2023-05-23 15:27:57
483
原创 Scan Pattern retargeting
Scan pattern retargeting提高了效率和生产力，生成core-level test patterns，为了在top-level中reuse，retarget这些core-level的test patterns。多个core的pattern可以在chip level中merged并同时应用。该功能可用于包括对于ATPG工具支持的任何配置的core。这包括EDT blocks或者未压缩的chains，pipeline stages、low power，以及shift长度变化的cores。
2023-05-16 17:39:13
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1
原创 ICL Statement Descriptions
如果一个scanRegister通过有效的scanInterface响应于scanInterface相关的ShiftEnPort信号，则它被认为在有效的scan path中，当在capture-和update-cycle之间ShiftEnPort保持为低时，该扫描寄存器的数据保持不变。对于internal module，TCKPort的声明是可选的（对hand-off module不是），即使module包含扫描寄存器，在这种情况下，假定测试时钟是隐含的。定义并命名具有特定宽度和特定属性的扫描寄存器。
2023-05-05 14:05:40
150
原创 Test Pattern File Formats
每个部分以section_name语句开始，以end语句结束，同样在这个文件中，任何以双斜杠（//）开头的行都是注释行。这个定义包括电路中PIs的列表，每个PI放在引号中，并使用逗号隔开，对于双向引脚，同时被放在input和output bus中。setup_data部分包含了扫描结构的定义，以及在测试patterns描述中引用的一般test procedures。该命令用于在给定时间在选定的PI上force一个值（0，1，X或Z），每个procedure的时间在时间0开始。该定义包含电路中POs的列表。
2023-04-24 11:16:36
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原创 Primetime中命令
set_false_path命令标记startpoint/endpoint pairs作为false timing paths，设置false后paths不能传播信号。该命令会扇出这些false paths上的timing约束，因此它们在时序分析期间不会被考虑。该命令禁用指定paths的最大延迟（setup）检查和最小延迟（hold）检查。1.set_false_path：识别设计中的paths，标记为false，因此在timing analysis分析期间不会考虑这些paths。
2023-04-13 09:25:48
471
原创 Graybox Overview
Graybox功能使能够在sub_module上执行扫描和ATPG操作，然后能够在更高层次的层次上执行扫描和ATPG操作时使用该子模块的简化的Graybox表示，从而简化了分层设计中的扫描插入和ATPG操作过程。由于子模块的graybox表示只包含极少量的互连电路（子模块与top的互连），在大型分层设计中使用graybox可以极大地减少执行扫描插入，优化计时，分析故障和创建测试pattern所需的memory和工具runtime。
2023-04-12 16:14:25
462
原创 第四章：Testability Issues
可测试性因设计而异，一些特征和设计风格使设计难以测试，而一些其他的特征和设计风格增强设计的可测试性。下面的子节讨论了这些设计特性以及描述了这些特性在设计的可测试性上的影响。
2023-04-07 17:47:57
77
原创 3.tessent命令学习笔记
Mux_select，指定设计中model_mux（复制mux，插入很多的mux，是复制的相同的mux）的初始值是否一致，默认情况下，工具会models_mux作为一样的（mux具有一个选择端，应该是为了使初始时选择端选择的时一致的值）。15.T24：在扫描路径中，两个异步时钟控制的memory单元，sink不能在source改变数据时，从source捕捉数据，当不同的移位时钟之间存在时钟偏差时，如果不满足该规则，可能会导致扫描链移位过程中不必要的直通，这能够导致不匹配或潜在的坏的芯片。
2023-03-30 16:49:08
1065
原创 4.tessent命令学习笔记
9.report_powet_metrics：显示shift和cpature对于指定测试patterns的功耗指标；设置context为patterns，将提供于scan和IJTAG pattern 生成，ICL提取，和scan pattern诊断有关的功能。7.set_pattern_filtering：创建一组临时可采样的scan patterns。11.set_procfile_name：指定工具稍后处理的新过程文件。6.write_patterns：将当前测试向量设置为指定格式的文件。
2023-03-30 16:48:51
1999
原创 第三章：Scan Chain Synthesis
对于带有扫描选项的ATEs，channels的数量通常是固定的，只有扫描链的数量是可以变化的。在某些情况下，chip package而不是tester限制了channels的数量，因此scan insertion和综合是压缩ATPG流程中重要的一部分。在生成EDT逻辑之前可以使用Tessent Scan或其他scan insertion产品在设计中插入scan chain电路，也可以在扫描链插入之前插入EDT逻辑。
2023-03-27 14:44:46
685
原创 第六章：Internal Scan and Test Circuitry Insertion
可以提供输入以只当所需的扫描配置，以便在工具插入并stitch扫描链之前分析扫描链，这是非常强大的，因为只需执行分析，就可以更改扫描配置规格，以查看扫描链在stitch后的结果后插入扫描链（分析扫描链，是在设置完扫描配置规格后，工具会假设扫描链按照配置规格进行连接，然后根据分析后给出的结果，判断是否需要更改，若满足要求，则会插入测试逻辑，并连接成扫描链），该工具写出网表和TCD，其中TCD包含了如何stitch扫描更改的详细信息。如果这些信号是不可控制的，工具不会认为被这些信号控制的时序元素是可扫描的。
2023-03-27 14:31:26
928
原创 第一章：Getting Started
scan channels可以被看作虚拟scan chains因为，从tester的角度来说，它们的操作与传统的scan chains相同，因此能够应用传统scan patterns的任意tester，可以应用压缩patterns。默认EDT逻辑包含组合逻辑和flip-flops。定义参数，例如scan channels和lockup cells插入的数量，工具会基于指定的参数、内部扫描链的数量、最长扫描连的长度以及每个链中第一个和最后一个扫描单元的时钟，自动确定EDT hardware的内部结构。
2023-03-22 13:59:32
869
原创 Fault Classed
同样，工具即使使用相同的测试方法创建不同的AU故障集，因为如果改变测试方法或者工具，可以是使用reset_au_faults命令重置AU故障集。AU.PC：pin_constraints，在存在约束值的情况下，这些故障是不可控制的，或者是不能被传播到观察点的，这是因为工具不能切换pin，和工具不能测试fanout导致的。RE包括test generator认为不可检测的故障，在test pattern generator排除所有的patterns，会执行一个特殊的分析来验证在任何条件下故障是不可检测的。
2023-03-17 17:09:08
184
原创 第八章：Tessent MemoryBIST Diagnosis
本掌描述了Tessent MemoryBIST支持的诊断方法，包括每个方法特性和使用指导的描述。
2023-02-27 15:28:12
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