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RSS订阅原创 DDRSYS，不同频点的时序参数配置说明，DBI/DM功能说明
主要关注不同频点对应的RL和WL。注意在是否使能DBI的情况，read latency会有差距。所以在配置DDRC的DFI参数时需要注意此点。DDR3和DDR4的 WL/RL对应为spec中的CWL和CL，DDR3和DDR4的MR寄存器配置相同，为MR0和MR2。DDR4 使能DBICL的时序也需要对应变化，但是我在实践中没有更改时序读写也没问题，待确认。在MR2寄存器中，WL位域没什么好说的，按照x8 或者x16直接配就好了。写时序要注意，LP4情况下tDQSS的值为1，WL需要对应+1。
2024-11-08 10:22:39
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原创 DFI接口协议(一)
DDR PHY Interface (DFI)是一个接口协议，定义了在a所要求的signals、timing parameters、programmable parameters。可编程参数（programmable parameters）是由MC、PHY或系统定义的选项，并被编程到MC 和/或 PHY中。
2024-07-19 10:24:47
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原创 UVM scoreboard+RM调试，RM同一时刻发多笔transaction，scoreboard无法收到所有trans的情况
因为UVM的结构特点会先将所有的transaction 存在FIFO中，存完之后再向sb中发。所以如果只定义一个transaction ，那么只会缓存多笔最后一笔数据，而不是所有数据。这种情况是由于UVM的结构特点，需要在RM中定义一个transaction的队列，每次发完transaction都将队列+1，才能正常发出。
2023-07-10 14:41:01
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原创 SPI SVT VIP一些使用问题
在项目中遇到了使用SPI VIP的transaction 时，无法将monitor 收到的数据处理后，发送给FIFO，spi transaction的data queue一直为空，导致发送不出去的问题。因为RM里的SPI transaction没有cfg，所以每次给了数据都发不出去，需要在RM里把cfg文件加上。new一个新的spi transaction ，把get到的cfg，传递到spi_out_tr transaction中。就可以把spi的cfg设置进来。
2023-06-20 09:38:35
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原创 串并转换systemVerilog验证环境搭建
首先把DUT中用到的端口信号列出来。注意位宽要对应。初始化信号然后赋输入信号的初始值。参考时钟。例化DUT把各个block或者top例化进来。注意中间wire的关系。
2022-11-04 17:22:25
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原创 gvim正则表达式
正则表达式在Linux系统中用处非常广正则表达式功能强大，如果运用自如，则可以完成很多难以想象的操作。gvim，perl，sed都会使用。：%s/foo(\([^,]*\),\([^,]*\),\([^,]*\)/foo(\2,\1,\3)/ggvim的正则表达式主要运用在搜索命令和替换命令搜索命令 /正则表达式替换命令 ：/正则表达式/替换字符串/选项...
2022-05-15 10:27:45
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原创 IC设计流程
逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元(standard cell)的面积，时序参数是不一样的。逻辑综合工具：Genus(Cadence)、Design Compiler(Synopsys)(DC)逻辑综合就是把设计实现的RTL代码映射到特定的工艺库上，输出成门级网表netlist.。然后对逻辑综合(logic synthesis)后的网表进行门级验证(gate level verification)。DV的工作形式验证是从功能上对综合后的网表进行验证。常用的是等价性检查(eq
2022-05-09 00:11:27
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原创 gvim使用
vi是visual的缩写，意为可视化。它是unix系统文本编辑的标准工具，也是受用户欢迎的全屏幕编辑程序。利用光标在屏幕上的移动，用户可以方便的建立、修改或插入、删除文本，寻找和替换文本，复制、剪接和粘贴文本块。所有vi编辑程序下的文件均为ASCII文件。打开\新建文件。terminal中gvimtest.txt。如果没有就是新建。∗∗gvim有三种工作模式：∗∗命令模式、输入模式和ex转意模式按i进入输入模式：进入底行命令模式按ESC键退出。切换到命令模式。删除字符：删除单个字符，将光标移到字符下，
2022-05-08 20:59:47
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原创 linux常用命令
仅记录之前的学习过程中，没有经常用到但又很常用的命令。ln <选项>[目标] [链接名]ln <选项>[目标] [目录]作用：给系统中已有的某个文件指定另外一个可用于访问他的名字软链接：ln -s source desls <选项> [文件目录列表]选项： -a(all)，-l(long),-t(time),-s(size),-R(recursive),–version,–helpls --help|more 分屏ls -Rta/etc递归显示目录/e
2022-04-03 11:24:15
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原创 Libero SoC v2021.1安装与环境配置
文章目录官网下载Libero SoC v2021.1下载Libero_SoC_MegaVault_v2021.2_win安装libero申请license安装megaVaultModelsim配置参考官方文档 :1、UG9124 Softwre Installation and Licensing Guide.pdf2、Procedures for Libero® SoC Installation and Set-up in Environments that Do Not Maintain an I
2021-08-12 11:29:46
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原创 Retinex+中值滤波+YOLO目标检测
将VS2017+OpenCV3.4.1下上个文章说写的不完整Retinex代码处理结果图拿到matlab，用matlab中下载的yolo算法进行目标检测。在送入yolo网络之前，加一个中值滤波，再进行目标检测。%% Object Detection Using YOLO v2 Object Detector% The following code demonstrates running prediction on a pre-trained YOLO v2 % network, trained o
2021-08-11 20:36:48
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原创 c++\OpenCV\多尺度Retinex图像增强算法
···//opencv接口函数void process(const char * sFilename/*, const char * rFilename*/){IplImage * orig = NULL;IplImage * dst = NULL;unsigned char * sImage, *dImage;int x, y, i;int nWidth, nHeight, step;orig = cvLoadImage(sFilename, 1); //打开图像 if (ori
2021-08-11 20:22:27
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转载 ZYNQ中Fatfs文件系统函数接口
文章目录atfs文件系统分析(2)-ff.c/ff.h文件分析1、结构分析1）FATFStypedef struct {BYTE fs_type; // 系统类型，为0时系统没有被挂载BYTE drv; // 物理磁盘驱动号BYTE csize; // 每簇的扇区数目， 簇是文件数据分配的基本单位BYTE n_fats; // 文件分配表的数目，一般为两个（一个备份fat表） //Fatfs文件系统应该是:引导扇区，文件分配表2
2021-05-26 16:52:51
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原创 ZYNQ ARM双核启动引导
文章目录XSDK中新建两个工程配置CPU1上的BSP文件配置核0和核1的DDR空间建立FSBL文件，在其main中进行更改生成boot.bin文件QSPI flash烧录失败解决双核引导数据更新功能需要做双核启动的引导。XSDK中新建两个工程其中一个工程为运行在CPU0上的另一个工程为运行在CPU1上的配置CPU1上的BSP文件在下图花圈处加上 -DUSE_AMP=1AMP：非对称多处理SMP：对称多处理BMP：受约束多处理AMP是指多个内核相对独立的运行不同的任务，每个内核相互
2021-05-26 11:21:39
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原创 petalinux系统生成
文章目录环境变量设置生成启动镜像环境变量设置每次使用petalinux前需运行以下命令配置相关环境变量source ./petalinux-v2016.4-final/settings.shecho $PETALINUX注：./petalinux-v2016.4-final是安装petalinux的路径生成启动镜像基于模板从零开始创建petalinux-create --type project --template zynq --name h–template 基于哪一种CPU类型创
2021-05-23 11:49:24
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原创 petalinux环境配置及SDK程序调试
文章目录petalinux环境搭建设置国内源更新软件包和升级安装vim搭建tftp服务器NFS服务开启SSH服务开启安装petalinux必备库安装petalinux修改bashSDK程序调试创建petalinux工程配置petalinux工程编译petalinux工程Pin通linux系统RUN SDKpetalinux环境搭建设置国内源不设置这个可能更新包的时候会有错误，导致更新失败。这里我设置了阿里云更新软件包和升级updata 和 upgrade安装vimapt-get insta
2021-04-26 11:51:48
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原创 虚拟机上Ubuntu升级记录
因为博主想在虚拟机上装一个百度云Linux版，但是博主的虚拟机ubuntu系统是16，好像不能兼容百度云的18.04，所以我想更新一下ubuntu版本。。更新包列表 sudo apt-get updata软件包更新 sudo apt-get upgrade sudo apt-get dist-upgrade升级 sudo do-release-upgrade博主这里出现了一些问题后面又输入了以下代码 sudo do-release-upgrade -d s
2021-04-16 15:06:24
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原创 红外图像边缘检测matlab仿真
参考论文：热红外视频监测下行人目标前景提取sobel算子1 2 1 1 0 -10 0 0 2 0 -1-1 -2 -1 1 0 1robert算子prewitt算子1 -1 1 1 1 11 -1 0 0 0 01 -1 -1 -1 -1 -1仿真边缘检测闭运输填充轮廓仿真第二种方法形态学处理之后再进行梯度计算，然后进行闭运算。感觉效果更好一些...
2021-04-15 22:02:31
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原创 Linux虚拟机vivado环境搭建和运行
文章目录环境搭建1 . 从VMware官网或者其他手段下载VMware Workstation2. 从Ubuntu官网或者其他手段下载LINUX系统的镜像文件.iso3.安装WinSCP文件交互器4.将vivado移到ubuntu上5. 安装vivadolinux上运行vivado环境搭建1 . 从VMware官网或者其他手段下载VMware Workstation2. 从Ubuntu官网或者其他手段下载LINUX系统的镜像文件.iso3.安装WinSCP文件交互器安装Ubuntu与Linux
2021-04-15 21:57:37
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原创 HDMI-PS端DDR视频缓存调试记录
2021/3/23使用米联客FDMA 缓存到PS端DDR送入HDMI输出例程，在ZYNQ7030上实验，更换了7030的XDC引脚文件，从显示器显示无信号到显示器显示输入不支持，不知道是显示屏的问题还是工程的问题。等明天同学来了用他的显示器试一把。此次实验学到了在SDK更换FPGA平台时，需要的方法，跑了多个HDMI例程。确定板卡无问题，有可能是JTAG坏了。换了师哥的JTAG可以成功下载到ZYNQ7030板卡上。以及HDMI有个HDMI_OEN ，即为HDMI使能信号，这个信号在米联客7035板卡的
2021-04-06 09:22:03
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原创 AXI-LITE、BRAM、PL触发PS中断的通路搭建及相关IP核用法
文章目录项目描述实验axi-tra-gen IPaxi_bram_ctl IPPL触发PS端中断项目描述目的：通过PC发送配置信息到PS端项目描述：使用axi_traffic_gen IP模拟产生测试数据。axi_bram_ctl IP进行数据的读写控制。PS端通过axi_tra_gen产生的done信号触发中断接收发送的数据。内容：涉及IP：axi_traffic_gen、bram_ctl、blk_mem_gen.中断相关内容AXI4-LITE协议实验方案用axi_tra
2021-03-25 19:56:59
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原创 AXI总线(一)
文章目录AXI协议和AXI协议定义基础事务信号描述主从设备握手过程通道间的关系握手信号之间的依赖性AXI协议和AXI协议定义基础事务AXI总线五根线，read address、write address、read data、write data、write response。每根线都是单向的。读写事务都有地址和控制信息在地址通道，描述被传输的数据性质。读写事务结构图如下：5 条独立的通道都包含一个信息信号和一个双路的 VALD、READY 握手机制。信息源通过 VALID
2021-03-25 17:12:41
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原创 时序约束相关
文章目录相关概念基本概念时序路径建立和保持松弛 slack建立和保持检查恢复和去除检查源同步和系统同步时序约束时序约束概念I/O延迟约束时序例外下面内容是从某站视频课程和公众号书籍中整理，以及阅读ug906\ug949自己翻译整理的一些内容，时间太长忘记具体出处了。。相关概念基本概念发送沿 ：发送数据的源时钟的活动边缘捕获边沿：捕获数据的目的时钟的活动边缘源时钟：发送数据的时钟目的时钟：捕获数据的时钟建立要求：最苛刻建立约束的发送沿、捕获沿的关系保持要求：最苛刻保持约束的发送沿、捕获
2021-03-23 16:58:46
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原创 FPGA入门实验5：多周期移位寄存器
多周期移位寄存器实验要求实验代码BDF顶层文件verilog 代码板级调试实验要求设计新的功能– 在原有的电路基础上，添加方向选择功能。– SW0仍然是移位寄存器组的输入 – 使用SW1开关，控制移位寄存的方向– 从实验现象上应当能够看到，SW1可以控制LED闪烁的 移动方向，以及控制SW0值的对LED组的输入位置（即 从LED组的最左边或是最右边）实验代码BDF顶层文件veri...
2020-02-06 22:41:48
277
原创 FPGA 实验6: 计数器、ROM和DDS
计数器、ROM和DDS实验1实验代码Signal Tap 检验问题解答实验2实验代码波形检测解答问题实验1实验代码BDF文件verilogSignal Tap 检验问题解答请回答，你能得到的正弦波频率和计数器增量值的对应关系是什么？• 设输出正弦波频率为f1，电路系统时钟为 fsys， 计数器步进增量为 CNT• 请给出 f1 和 fsys 以及 CNT 关系的...
2020-02-06 22:41:33
223
原创 FPGA入门4：时间基准电路 和 带使能的多周期计数器
时间基准电路 和 带使能的多周期计数器1. 把后级计数器的计数范围改为0-15实验代码波形检查把计数器的0-15计数值经过译码，在DE0 的 HEX LED上显示成0-9-A-F的十六 进制数实验代码1. 把后级计数器的计数范围改为0-15实验代码波形检查把计数器的0-15计数值经过译码，在DE0 的 HEX LED上显示成0-9-A-F的十六 进制数实验代码...
2020-02-06 22:41:12
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原创 FPGA入门实验3：计数器、波形仿真、SignalTap
计数器、波形仿真、SignalTap1：0-17计数器实验要求实验代码仿真波形管脚分配signaltap 验证2：修改0-17计数器实验要求实验代码1：0-17计数器实验要求参照代码，设计一个0-17的计数器，当 计数值为17的时候，OV输出1，其他输出0， 注意设定合理的信号位宽实验代码仿真波形管脚分配signaltap 验证2：修改0-17计数器实验要求针对以上计...
2019-11-05 18:46:01
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原创 FPGA 入门实验2： 译码器组合逻辑
译码器组合逻辑2-4译码器实验要求实验代码管脚配置板级调试3-8译码器实验要求实验代码管脚分配板级调试7段译码器实验要求实验代码管脚分配板级调试2-4译码器实验要求放置2个2-4译码器模块，则总共有2组SW， 每组2个，2组LED，每组4个，每组SW分别控 制其对应的LED组。实验代码管脚配置板级调试3-8译码器实验要求参照代码，设计一个3-8译码器，完成类似 的拨码开关实...
2019-10-29 21:04:44
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原创 FPGA 电路开发入门实验1：项目创建、编译和下载
FPGA 电路开发入门实验1：项目创建、编译和下载 ）实验任务项目创建编译下载/板级调试实验任务用1个拨码开关控制所有的LED灯亮灭项目创建选择下图所示的开发板2. 创建BDF文件编译作实验代码2. 进行引脚分配进行编译，无错误。下载/板级调试调试结果如图未拨开关，灯不亮：拨下开关，所有灯亮：...
2019-10-28 22:10:59
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原创 2：Verilog RTL 代码设计新手上路
Verilog RTL 代码设计新手上路做一个4选1的mux，并且进行波形仿真 和2选1的mux对比，观察资源消耗的变化实验代码RTL 视图 仿真波形资源对比2选14选1实验结论通过实验发现，4选消耗的资源更多。....
2019-10-28 20:58:55
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原创 1：FPGA电路逻辑的原理图方式设计与验证
FPGA电路逻辑的原理图方式设计与验证实验1：拼接 4-16译码器实验要求建立工程电路设计仿真设计实验2A ： 设计M=12的计数器实验要求建立工程电路设计
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