DDR DFI接口协议(一)

DFI接口协议(一)

1.overview

DDR PHY Interface (DFI)是一个接口协议，定义了在across the DFI以及在DDR memory controller（MC）和DDR PHY（PHY）之间传输命令信息和数据 所要求的signals、timing parameters、programmable parameters。
可编程参数（programmable parameters）是由MC、PHY或系统定义的选项，并被编程到MC 和/或 PHY中。
DFI适用于： DDR1、DDR2、DDR3、DDR4、DDR4 RDIMM、DDR4 LRDIMM、DDR5、DDR5 LRDIMM、DDR5 RDIMM、LPDDR1、LPDDR2、LPDDR3、LPDDR4和LPDDR5 DRAMs
DFI协议并不包括MC或PHY的所有功能，也没有对MC或PHY接口与系统的其他方面设置任何限制。
DFI协议是由interface group来划分各种握手信号的组合：

在每个接口组内都有信号和参数。有些信号仅适用于某些DRAM类型。所有的DFI信号都必须使用相应的参数。
不同版本的DFI协议可能会导致MC和PHY的不兼容。

2. Architecture

DFI协议要求了一个DFI clock和DFI-defined的信号，这些DFI定义的信号必须由DFI clk的上升沿采样。
DFI协议没有规定DFI clk的来源，也没有对这些DFI定义的信号的接收做限制。
对于MC和PHY之间的DFI互操作性，要确保在以下方面的兼容性：

MC 和 PHY在目标频率互联时序(Interconnect timing)的兼容性由信号驱动的输出时序规范和每个设备在DFI上接收这些信号的建立和保持时间要求决定，由设备所定义。
DFI协议并不规定绝对延迟或每个设备必须支持的固定范围。某些DFI时序参数可以被指定为固定值、最大值，或基于系统中的其他值的常量。
在DFI总线上执行命令时，DFI时序参数必须保持不变；但是，如有必要，可以在频率变化期间或总线处于空闲状态时更改DFI时序参数。

clock

DFI 总线不包含时钟信号，DFI clk通常使用MC的clock。
MC可以与存储器以相同或不同的时钟频率工作。
如果DFI clock和memory clock是相同的频率，这种系统被定义为匹配频率系统(matched frequency system)。
如果MC操作在一个更低的频率，无论是1:2 或 1:4 于memory clock，这种系统被定义为频率比系统(frequency ratio system)。
对于使用单个memory clock的DRAM，clock ratio 表示DFI clock和memory clock的比率。
对于命令和数据时钟分离的DRAM，clock ratio表示DFI clock和 data clock的比率，DFI clock和command clock在同一频率下操作。
下图波形是不是单个memory clock的DRAM和数据和命令分离的DRAM？我猜的

DFI定义了三种时钟域control clock domain，command clock domain， data clock domain。
matched f

1. requency system，这些时钟域操作在同一个时钟频率。
2. 使用同一个频率的frequency ratio system，control clock domain操作在DFI时钟频率，command和data clock domain操作在更高的频率。
3. 使用命令和数据时钟分离的Frequency ratio system，control clock domain和command clock domain操作在DFI 时钟频率下，data clock domain在更高的频率。

MC和PHY必须使用同一种frequency ratio。Frequency ratio仅支持命令 to the DFI data clock domain(PHY frequency ratio)或者to the DFI data clock domain(data frequency ratio)。

对于匹配的频率系统，DFI读写数据总线宽度通常是DRAM数据总线宽度的两倍。对于频率比系统，DFI读写数据总线宽度将与频率比成比例乘以，以允许MC和PHY在单个DFI时钟周期内传输所有dram所需的数据。写数据必须使用按升序对齐的DFI数据字来传递。

多相位概念，在 1:2/1:4 频率比时，和地址控制信号一样，DFI 数据以及数据有效信号也同样分为多个相位与 PHY 进行传输，以完成不同频率的时钟域转换。

写数据涉及的信号为写数据 dfi_wrdata_pN 以及写数据有效信号 dfi_wrdata_en_pN。

optional protocols

可以选择增加在DFI接口上的其他协议：
Data bus inversion (DBI)，
link ECC，
cyclic redundancy check(CRC)，
system frequency change，
command/address(CA) parity
Low power
Error interface
global feature：

由memory 定义的feature：