Verilog基础模块

Verilog经典设计模块

3-1 半加器的Verilog 描述

module h_adder(A,B,SO,CO);
input A,B;
output SO,CO;
assign SO=A^B;
assign CO=A&B;
endmodule

3-2 三八译码器

module yima(input [2:0] sel,output [7:0] y)
case(sel)
3'b000:y=8'd00000001;
3'b001:y=8'd00000010;
3'b010:y=8'd00000100;
3'b011:y=8'd00001000;
3'b100:y=8'd00010000;
3'b101:y=8'd00100000;
3'b110:y=8'd01000000;
3'b111:y=8'd10000000;

3-6 全加器设计以及例化语句应用

module f_adder(ain,bin,cin,cout,sum);
output cout,sum;
input ain,bin,cin;
wire net1,net2,net3;
h_adder U1(ain,bin,net1,net2);
h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3);
// A为内部元件端口 net1为外部元件端口
 or U3 (cout,net2,net3);
 endmodule

例3-14 设计4位乘法器

module MULT4