移位寄存器——用Verilog实现串入串出、串并和并串转换并进行Modelsim仿真

已于 2022-10-23 13:49:25 修改
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分类专栏： FPGA基础、modelsim仿真 FPGA笔试题目总结 文章标签： verilog
于 2021-01-13 20:32:02 首次发布
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本文详细介绍了如何使用Verilog实现串行到并行、并行到串行的转换，并提供具体的代码实例。内容包括串并转换的原理、8位串转并的左移和右移操作，以及8输入1输出的并转串实现，同时通过Modelsim进行了仿真验证。

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文章目录

用Verilog实现串并和并串转换

一、了解并串和串并转换的原理

串行数据输出是将组成数据和字符的码元按时序逐位予以传输，并行数据传输是将固定位数（通常为8位或16位等）的数据和字符码元同时传输至接收端，串并和并串转换是完成这两种传输方式之间转换的技术。

例如：需要传输的数据有32bit，用串行传输则需要32个时钟周期完成传输，如果用8位并行传输，则32bit数据只需要4个时钟周期就可以完成传输。

并串转换

并转串电路主要由时钟（clk）、复位信号（rst）、并行输入信号（pdin）、串行输出信号（sdout）和使能信号（en）组成。使能信号表示开始执行并转串操作，由于并转串是移位操作，先将八位数据暂存于一个八位寄存器器中，然后左移输出到一位输出端口，通过一个“移位”来实现，当一次并转串完成后，需要重新载入待转换的并行数据时，使能信号要再起来一次。

串并转换

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