Xilinx Vivado block design中位拼接IP核

在用vivado的block design设计方法设计时，可以用Concat IP核来实现位拼接功能

Concat IP核如图所示：

例如：两个1bit的数据拼接为一个2bit的数据，可做如下设置：

输入引脚数量设置为2，每个引脚位宽为1bit，输出引脚位宽自动设置（auto）为2bit

本人是fpga菜鸟一枚，还处于学习阶段，欢迎大家一起交流学习。