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RSS订阅原创 脉冲同步器
verilog实现上面的电路：module pulse_syc( input sclk_1, input sclk_2, input p_in, output p_out, output p_out1); reg p_in_reg=0; reg delay0,delay1,delay2; wire mu
2017-08-30 20:42:40
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原创 XILINX rom ram IP 核 如何编写coe 文件
这张截图来自xilinx RAM IP核使用文档：修改数字为2 10 16 分别表示输入的数据为二进制，十进制 ，16进制 。数据隔开可以是空格或者是逗号，最后一个数据后面加分号
2017-07-11 19:05:00
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原创 verilog parameter localparam define使用
define，是宏定义，全局有效。则在整个工程都是有效parameter，参数，可以由调用者修改参数值。在定义模块和例化的时候有一定的差别，在定义模块时：模块名在参数的前面；例化模块时：参数在实例化名的前面简单举例：定义模块module clkgen#( parameter COUNT=4'd15)( input clk, output cl
2017-07-11 17:37:00
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原创 序列检测
module sequence_detect( input clk, input rst_n, input din_en, input din, output dout);//capture the posedge of din_en for data receivereg din_en_r0,din_en_r1;alwa
2017-04-01 10:14:29
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原创 Verilog 程序输出0 1 2 3 3 2 1 0 0 1 2 3 3 2 1 0.....
module shixisheng( input clk, output [2:0] data, input rst ); reg isNeg; //1 increase ;0 downto reg [2:0]rData; always@(posedge clk or negedge rst)
2017-04-01 09:47:20
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原创 奇数分频
实现一个上升沿触发的占空比不为50%的n分频信号在实现一个下降沿触发的占空比不为50%的n分频信号将两路信号相与module clkn(clr,clk,clkout);input clr;input clk;output clkout;reg rise_clkn;reg down_clkn;reg [3:0] rCount;reg [3:0] d
2017-03-24 15:56:36
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原创 VIVADO FIR IP使用方法
在matlab中使用fdatool设计自己想要的数字滤波器，然后保存文件为.coe文件。在vivado中调用FIR IP核，在Select Source处，选择COE File。在Filter Type中可以选择插值，抽取等选项。Number of Channels 和Number of Paths 分别设置通道数为3和路径数为2（通道之间是时分多路复用，相当于一个帧有3个时隙；路
2016-12-19 11:31:27
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转载 解决ISE14.7在win10中不稳定的问题
https://www.xilinx.com/support/answers/62380.html这个网址是xilinx官网的解决这个问题的连接解决的方法：将“ISE\lib\nt64\libPortability.dll”和"ISE\lib\nt64\libPortabilityNOSH.dll"文件备份第二步：将libPortability.dll”重命名为“l
2016-12-19 11:09:29
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转载 verilog PWM实现呼吸灯
使用PWM技术实现呼吸灯。利用占空比每1ms递增1us的占空比来点亮LED。没隔1s实现灯由逐渐变亮到逐渐变暗，或者逐渐变暗到逐渐变量的转换。使用的语言是verilog。module led_breath//#(// parameter LED_WIDTH = 4//)( input clk, //global clock input rst_n
2016-11-18 10:24:10
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原创 Vivado DDS IP使用的时候波形不是正弦波
使用vivado提供的DDS IP核时，我使用的是SIN COS LUT only模式。正确的提供相位的输入。默认的情况下显示的不是波形我们需要右击我们想观察的信号，然后选择Waveform Style==>analog。就可以观察波形了。如果不修改Radix，得到的波形是这样的 要想观察到正余弦信号，需要将Radix 修改为 signed Decimal
2016-11-17 16:39:15
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原创 ise工程移植到vivado中
通过这四步可以将ise中的工程导入到vivado中。如果ise工程中使用的IP核在vivado中已经升级了，也就是说ise中的IP核版本太低。如果我们任然要使用ISE中的IP核，我们可以把该IP核的网表文件，添加到我们想使用的工程中。
2016-10-11 17:18:16
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转载 Linux 下安装vivado2014.4
1.在里xilinx的官网下载vivado的linux版本的安装包,我下载的是2014.4版本的，tar.gz格式的2.直接使用指令 tar xvzf 文件名.tar.gz3进入你解压缩之后的文件夹 然后执行 sudo ./xsetup
2016-09-01 10:24:49
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转载 Ubuntu 安装sogou输入法
1.首先进入搜狗输入法的官网去下载输入法的linux版本2.sudo apt-get install gdebi 安装这一个工具3.cd 下载的某狗文件所在目录4.sudo gdebi 安装包的全名5.重新启动一遍
2016-08-31 21:53:09
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原创 linux firefox能正常那个上网，但是在软件中心却不能下载软件
failed to download repository informationying gai shi nide linux banfen tai di.shenji nide xitong shiyong sudo apt-get upgrate;
2016-08-31 20:14:19
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转载 VHDL inout与buffer
VHDL中BUFFER与INOUT有什么区别呢?首先INOUT完全是双向的，也就是INOUT：=IN+OUT,对INOUT属性的PIN既可以写出也可以读入，他有2个寄存器，如...port(a:inout std_logic);...signal ccc,ddd:bitprocess(clk)begin...a...dddBUFFER： 一般比较少用
2016-08-26 18:36:23
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原创 好的流水灯程序 Verilog
module stream( input clk, input reset, output [7:0] led ); reg [31:0]count; reg [7:0]led; parameter[31:0] delay=32'd100000000; //delay 1 secalways@(posedge clk
2016-08-24 18:37:52
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原创 VHDL 测试文件模板
entity testbench isend testbench;architecture Behavioral of testbench iscomponent fredevider3 isport( clock:in std_logic; clkout:out std_logic);end component fredevider3;
2016-08-21 20:20:24
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原创 流水灯2
工具：vivado2015.2 板子：ZedBoardmodule stream( input clk, input reset, output [7:0] led ); reg [31:0]count; reg [3:0] num; reg [7:0]led; parameter[31:0] delay
2016-08-14 18:09:17
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原创 ZedBoard流水灯
使用的工具Vivado2015.2 代码如下：module light( input clk, input reset, output [7:0]led ); reg[31:0]count; reg [7:0]led; reg [2:0]num; parameter [31:0]delay=32'd100
2016-08-14 17:26:45
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转载 解决ISE使用过程中出现 _SN.exe的问题
鼠标左单击击ISE桌面的快捷方式，将目标地址从G:\ise14\14.7\ISE_DS\settings64.bat G:\ise14\14.7\ISE_DS\ISE\bin\nt64\ise.exe。修改为G:\ise14\14.7\ISE_DS\settings32.bat G:\ise14\14.7\ISE_DS\ISE\bin\nt\ise.exe
2016-07-18 16:26:16
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转载 Vivado 约束条件出错
When generating a bitstream, the following error messages occur:ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) value
2016-07-01 09:50:28
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原创 矢量网络分析仪--测天线时使用技巧
1. 第一步首先按开机键，等待失网启动完毕。2.然后点击Start和Stop键来设置S11测量的频率的范围。3.接下来的工作时对失网进行较准，点击校准，选择智能校准，接着选择端口（测天线时是单端口，我们我们选择连接天线的那一段为35mm的母头，选择另一个端口为invalid）。4.然后选择自己校准的设备型号。根据校准的提示完成校准的流程5.连接天线，完成S11的测试6.导出数据：保
2016-06-28 20:35:03
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原创 使用Vivado将bit文件下载到Target Device是出错
com.xilinx.sdk.targetmanager.TMException: Connection to Board Failed Failed to connect to Xilinx hw_server at TCP:127.0.0.1:3121. Check if 1. the hw_server is running and corr
2016-06-24 21:24:27
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原创 vivado IP核设计一些小细节
最近几天一直在学习vivado IP核的设计，我使用的开发板是ZedBoard。目前对ps7 和GPIO之间的通信有了基本的了解了。 首先是建立一个vivado的基本的工程，然后在Flow Navigator ——>open Block Design。在出现的配置的界面（我把它叫做画布）中来添加自己所需要的IP核。对于片上系统的开发，首先需要添加的是Zynq，通过Run Block A
2016-06-24 16:52:23
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空空如也
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