HLS编程环境入门--------对HLS的理解

最新推荐文章于 2023-05-18 13:06:04 发布
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一、HLS是什么？与VHDL/Verilog有什么关系?

  • HLS是高层综合（High level Synthesis）是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言
  • Verilog可以精准的控制电路实现，但实现起来需要较长的周期，而HLS虽然可快速迭代，但其从软件到硬件翻译无论是面积还是资源均难以控制
  • HLS的时钟周期没办法顺利过渡到verilog的时钟控制，不存在哪种良好的转换关系

二、HLS有哪些关键技术问题？目前存在什么技术局限性？

1. HLS关键技术

1、将高级语言转化为RTL电路
2、循环优化，并行处理

2.关键技术问题

  • 动态参数：HLS禁止动态分配指针，因为硬
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