队列、定宽数组、关联数组、动态数组（systemVerilog）

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前言

在Verilog中可以声明一个数组类型，reg和线网类型还可以具有一个向量宽度。在一个对象名前面声明的尺寸表示向量的宽度，在一个对象名后面声明的尺寸表示数组的深度。在此基础上，SystemVerilog使用不同的术语表示数组：使用“压缩数组（packed array）”这一术语表示在对象名前声明尺寸的数组；使用“非压缩数组（unpacked array）”这一术语表示在对象名后面声明尺寸的数组。压缩数组可以由下面的数据类型组成：bit、logic、reg、wire以及其它的线网类型。无论是压缩数组还是非压缩数组都可以声明成多维的尺寸。

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一、定宽数组

定宽数组即宽度固定的数组。如，

int ascend[4];
ascend = '{
   0,1,2,3};
int array[2][3];
array = '{'{
   0