UVM_1：UVM介绍

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前言

UVM是IC验证方法学的一种，可以结合验证语言SystemVerilog使用。主要结合验证平台搭建和测试用例编写进行介绍。

（最近在学UVM相关内容，整理笔记仅供参考）

提示：以下是本篇文章正文内容，下面案例可供参考

一、IC设计与IC验证

IC设计
需求说明书→特性列表→设计规格说明书
包含：设计方案、接口时序信号、使用多少RAM资源、如何进行异常处理。
→Verilog将特性列表转化为RTL代码
IC验证
需求说明书→特性列表→验证规格说明书
包含：如何搭建验证平台、如何保证验证完备性、如何测试每一条特性、如何测试异常
→systemVerilog搭建验证平台，写测试用例test case
验证RTL代码DUT的正确性
验证即保证特性列表转化到RTL代码的正确性。

二、UVM的优点

①模块化和可重用性
uvm将许多流程格式化，标准化，每个基于uvm的验证平台，它的结构都大同小异，这使得验证平台具有极强的重用性。
② uvm提供了一系列的基类，验证工程师需要根据实际的情况扩展出合适的类来构建自己的验证平台
③ uvm的事物级建模方便了工程师对事物进行建模，uvm的tlm通信机制方便实现各个组件之间的数据通信
④ sequence方法可以很好地控制激励的产生
⑤ config机制简化了深层对象的配置
config机制可以方便的实现对象的替换以及变