verilog对文件的操作

最新推荐文章于 2024-07-22 09:00:00 发布

weiweiliulu

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分类专栏： FPGA xilinx 基础库文章标签： stm32 c语言

本文链接：https://blog.csdn.net/weiweiliulu/article/details/119212639

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1、读文件到memory的操作

假设仿真的时候，某个变量需要输入一堆数据，能想到的具体应用就是做协议解析的时候。以往的做法是把数据提前存入ROM中，从ROM 中读取数据，但是这样操作得添加控制ROM的代码，还浪费了一些资源，不太适合仿真。看到有读文件的操作，就尝试一下。

//=============  顶层设计模块===================//
module top(
    input             I_clk  ,
    input             I_rst  ,
    input      [07:0] I_data ,
    output reg [07:0] O_data 
    );
    
    always @ (posedge I_clk or posedge I_rst)
    begin
    	if (I_rst)
    		begin
    			O_data <= 0;
    		end
    	else
    		begin
    			O_data <= I_data;
    		end
    end
endmodule

//=============  仿真测试模块===================//
module tb_top(

    );
    
    reg        I_clk   ;
    reg