IC后端（六）——逻辑综合

1.what is Logic Synthesis

时序、面积必须符合（用最小的面积满足时序）

（DRC 综合的DRC （物理层面的）目的：精确设置cell 的延时）
延时与扇出和负载电容有关。

---

dc的三种启动方法:

---

dc_shell -topo 启动dc_shell
| 的意思：管道
tee:前端的文件放到.log文件中
-i 及要求文件在终端显示，有要求在文件显示。

---

dc command

---

---

• ！！ ：显示之前的命令（向上的箭头亦可以）
• sh 后面继续跟命令 意思是他是linux 的命令

---

2.Design and techology data

• 目标库必须被指定，因为mapping 时需要厂商提供的库
  
• sbuf*2 (*2的意思是：驱动能力)。
• 二维列表代表：输入转化时间，输出负载。
  
• 固有变量：set_app_var（自定义变量 set）
• 定义目标库
  
• .gv (g:gate)
  
• 再次启动dc 读取mapping 后的Verilog文件。
  
• 定义链接库
• * 先在内存中读取文件
  
• search_path :相当于把所有的地址存到列表中，当以后需要地址的时候，自动在search_path 中查找，不用在继续写路径。
  
  
  
  
• 常规切换工艺库的命令
  

• 三种读取多个Verilog代码的方法

• 综合current——design

• 设计对象
• INV 不是design 的原因是：下一层次没有任何东西了。
  
• dc 不同层次可以叫相同的名字。
  
• 使用get_ 确定改名字对应的port 位置*
  
• 找到u1的方法：get cell u1
• 找到zout的方法：get port zout
  
  
• all_inputs:A/B/C/D/clk
• all_output:zout
• all_design:encoder/regfile
  
• collection’ command
  

2.1 dc command

1.read_verilog:读取Verilog文件将Verilog编程gtech netlist
2.source：执行脚本
3.check_timing：检查时序是否完整
4.compile_ultra: 映射加优化