VL32 非整数倍数据位宽转换24to128

描述
实现数据位宽转换电路，实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。

电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。

`timescale 1ns/1ns

module width_24to128(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_in	,
	input	[23:0]		data_in		,
 
 	output	reg			valid_out	,
	output  reg [127:0]	data_out
);

reg [119:0] data_reg;
reg [3:0]	cnt;

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cnt<=0;
	else if(valid_in)begin
		if(cnt==4'd15)
			cnt<=0;
		else
			cnt<=cnt+1;
	end
	else
		cnt<=cnt;
end	

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		valid_out<=0;
	else if (valid_in & (cnt==5| cnt==10 | cnt==15))
		valid_out<=1;
	else 
		valid_out<=0;
end


always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		data_reg<=0;
		data_out<=0;end

	else begin
		if(valid_in==1 & cnt<=4)begin//注意valid需要同时作为判断条件，否则会晚一个时钟输出
			data_reg<={data_reg[95:0],data_in};//注意是 先到 的置于高位
			data_out<=data_out;
			end
		else if(valid_in==1 & cnt==5)begin
			data_reg<={104'b0,data_in[15:0]};
			data_out<={data_reg,data_in[23:16]};end

		else if(valid_in==1 & cnt<=9)begin
			data_reg<={data_reg[95:0],data_in};
			data_out<=data_out;
			end
		else if(valid_in==1 & cnt==10)begin
			data_reg<={112'b0,data_in[7:0]};
			data_out<={data_reg[111:0],data_in[23:8]};end

		else if(valid_in==1 & cnt<=14)begin
			data_reg<={data_reg[95:0],data_in};
			data_out<=data_out;
			end
		else if(valid_in==1 & cnt==15)begin
			data_reg<=120'b0;
			data_out<={data_reg[103:0],data_in};end
	end

	
end

endmodule