牛客网刷题VL8 非整数倍数据位宽转换24to128

描述

实现数据位宽转换电路，实现24bit数据输入转换为128bit数据输出。其中，先到的数据应置于输出的高bit位。

电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。

接口时序示意图

输入描述：

    input                 clk         ,   
    input                 rst_n        ,
    input                valid_in    ,
    input    [23:0]        data_in        

输出描述：

    output    reg            valid_out    ,
    output  reg [127:0]    data_out

这个是错的：

    `timescale 1ns/1ns

    module width_24to128(
        input 				clk 		,   
        input 				rst_n		,
        input				valid_in	,
        input	[23:0]		data_in		,

        output	reg			valid_out	,
        output  reg [127:0]	data_out
    );

    reg [119:0] data_reg;

    reg [4:0] cnt;
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            cnt <= 0;
        else begin
            if(valid_in)
                if(cnt == 15)
                    cnt <= 0;
                else
                    cnt <= cnt + 1'b1;
            else
                cnt <= cnt;
        end
    end
    
    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            data_reg <= 0;
        else 
            if(valid_in)begin
                data_reg <= {data_reg[95:0],data_in};
            end
            else
                data_reg <= data_reg;
    end

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)
            valid_out <= 1'b0;
        else begin
            valid_out <= (valid_in & cnt == 4'd5 || cnt == 4'd10 || cnt == 4'd15);
        end
    end

    always@(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            data_out <= 0;
        end
        else begin
            if(valid_in)begin
                if(cnt == 5)begin
                    data_out <= {data_reg[119:0],data_in[23:16]};
                end
                else if(cnt == 10)begin
                    data_out <= {data_reg[111:0],data_in[23:8]};
                end
                else if(cnt == 15)begin
                    data_out <= {data_reg[103:0],data_in[23:0]};
                end
                else begin
                    data_out <= data_out;
                end 
            end
            else begin
                data_out <= data_out;
            end
        end
    end
    endmodule

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