【代码】牛客网verilog VL37 时钟分频（偶数）
2023-12-05 22:13:58
138
注意看波形，是检测出结果后跳转至下一个状态的时候flag为1。
2023-12-05 21:46:40
128
测完一次后直接回到0状态。
2023-12-05 21:31:11
122
【代码】牛客网verilog 整数倍数据位宽转换8to16。
2023-12-05 17:12:54
170
【代码】牛客网verilog 非整数倍数据位宽转换8to12。
2023-12-05 16:44:29
105
修改了前辈写的很好的代码。
2023-12-05 13:04:08
82
/下游 准备和输出有效，任意一个都可以拉高上游准备。input ready_b ,//下游是否准备好接收本模块的输出数据。output reg valid_b ,//data_out的有效性。output ready_a ,//是否准备好接收上游数据。input valid_a ,//data_in的有效性。
2023-11-20 15:13:30
115
题目给的和波形图和仿真不一样，太恶心了。
2023-11-18 17:40:35
60
题意不清，按照测试调出来的，意义不大，也就1个半小时，相当奔溃。
2023-11-16 20:28:56
60
【代码】牛客网verilog VL28 输入序列不连续的序列检测。
2023-11-14 20:40:47
57
【代码】牛客网verilog VL27 不重叠序列检测。
2023-11-13 23:48:55
114
没有想明白为什么不能9位一起检测。
2023-11-13 21:57:03
46
【代码】牛客网verilog VL25 输入序列连续的序列检测。
2023-11-13 00:06:26
61
【代码】串口的发送与接受笔记。
2023-11-12 21:59:25
42
其实就是在原有的电路上加D触发器，解放频率。
2023-11-11 19:00:25
71
【代码】牛客网verilog VL23 ROM的简单实现。
2023-11-08 19:50:19
47
【代码】牛客网verilog VL22 根据状态转移图实现时序电路。
2023-11-08 19:11:59
63
【代码】牛客网verilog VL21 根据状态转移表实现时序电路。
2023-11-08 19:10:58
47
【代码】牛客网verilog VL20 数据选择器实现逻辑电路。
2023-11-08 12:08:46
63
【代码】牛客网verilog VL19 使用3-8译码器①实现逻辑函数。
2023-11-07 21:04:27
62
【代码】牛客网verilog VL18 实现3-8译码器①。
2023-11-07 17:05:34
65
【代码】牛客网verilog VL17 用3-8译码器实现全减器。
2023-11-07 16:34:08
188
【代码】牛客网verilog VL16 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器。
2023-11-06 22:28:28
282
【代码】牛客网verilog VL24 边沿检测。
2023-11-06 21:51:57
66
【代码】牛客网verilog VL15 优先编码器Ⅰ。
2023-11-05 21:35:41
85
/我理解的例化就是连线调用，先输入 key_encoder然后使用encoder_0再输出key_encoder。input [9:0] S_n , //10位。output wire GS//区分是否有按键按下。//ll作为 key_encoder 模块里的线将 encoder_0 得出的结果取反。//本质为9-4编码器扩展为10-4编码器。
2023-11-05 20:55:09
62
【代码】牛客网verilog VL13 优先编码器电路①。
2023-11-04 21:46:06
69
1
【代码】牛客网verilog VL12 4bit超前进位加法器电路。
2023-11-04 17:11:20
214
1
【代码】牛客网verilog VL11 4位数值比较器电路。
2023-11-03 20:39:07
126
【代码】牛客网verilog VL10 使用函数实现数据大小端转换。
2023-11-03 16:53:32
99
【代码】牛客网verilog VL9 使用子模块实现三输入数的大小比较。
2023-11-03 16:15:21
111
【代码】牛客网verilog VL8 使用generate…for语句简化代码。
2023-11-03 13:07:58
52
【代码】牛客网verilog VL7 求两个数的差值。
2023-11-03 12:27:04
49
【代码】牛客网verilog VL6 多功能数据处理器。
2023-11-03 12:18:34
50
【代码】牛客网verilog VL5 位拆分与运算。
2023-11-02 21:57:37
62
1
【代码】牛客网verilog VL4 移位运算与乘法。
2023-11-02 20:52:57
69
1
【代码】牛客网verilog VL3 奇偶校验。
2023-11-01 22:22:16
54
【代码】牛客网verilog VL2 异步复位的串联T触发器。
2023-11-01 22:21:01
165
【代码】牛客网verilog VL1 四选一多路器。
2023-11-01 22:20:18
67
输入 33 个整数，按绝对值从小到大排序。输入格式输入包含 33 个int范围内的整数，用空格隔开。输出格式输出一行，包含三个数，用空格隔开。若两个数字的绝对值一样，则比较两个数字的大小。这道题虽然只要求排序3个数，但如果列举所有可能性的话会显得杂糅。我才开始考虑用二维数组，因为涉及到绝对值。但最好的方法当然是把输入的数和它的绝对值放到结构体里面呀。然后用快速排序自定义排序规则就好。才学c++不久,欢迎大佬指正。#include<iostream>#inclu
2022-03-28 18:19:02
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