FPGA设计相关技能树

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刚刚才开始梳理，接下来会对每一个分支进行知识介绍，同时也会不断丰富和修改技能树的架构。

注意：有其他想交流的知识可以私信
FPGA
1 基础技能
1.1 FPGA组成单元（此链接目前为功能测试用，下面文章写完后给出真实链接）
1.1.1 时钟管理单元
1.1.2 输入输出单元
1.1.3 片上资源
1.1.4 硬核
1.1.5 高级功能单元
1.2 RTL描述
1.2.1 verilog 1.2.2 VHDL 1.3 IP使用
1.3.1 PLL/DLL 1.3.2 FIFO 1.3.3 RAM 1.3.4 MULT 1.3.5 ADD 1.4 设计技巧
1.4.1 流水线操作
1.4.2 时分复用
1.4.3 乒乓操作
1.4.4 串并转换
1.4.5 状态机
1.4.5.1 一段式状态机
1.4.5.2 二段式状态机
1.4.5.3 三段式状态机
1.4.6 同步设计
1.4.6.1 异步处理
1.4.6.1.1 亚稳态原理
1.4.6.1.2 单bit信号跨时钟域
1.4.6.1.3 多bit信号跨时钟域
1.4.6.1.4 数据跨时钟域
1.4.6.2 同步处理
1.4.6.2.1 复位电路
1.4.6.2.2 FIFO/RAM
1.5 设计优化
1.5.1 资源优化
1.5.1.1 逻辑方案优化
1.5.1.2 实现过程优化（方案已定）
1.5.1.3 资源替代
1.5.1.4 逻辑复用
1.5.2 时序优化
1.5.2.1 降低时钟频率
1.5.2.2 减少组合逻辑/插入流水
1.5.2.3 降低资源使用占比
1.5.2.4 加上时序约束
2 验证
2.1 工具
2.1.1 modelsim 2.1.2 matlab
2.2 语言
2.2.1 system verilog 2.2.2 tcl
3 时序分析
4 约束
4.1 管脚约束
4.2 时序约束
4.2.1 时钟约束
4.2.2 input delay 4.2.3 output delay 4.2.4 多周期约束
4.2.5 异步组约束
4.2.6 falsepath约束
5 接口协议
5.1 低速
5.1.1 UART 5.1.2 IIC 5.1.3 SPI 5.1.3.1 三线SPI 5.1.3.2 四线SPI 5.2 高速
5.2.1 以太网
5.2.2 DDR 5.2.3 JESD204 5.2.4 SRIO 5.2.5 PCIE
6 业务理论
6.1 信号处理
6.1.1 滤波
6.1.1.1 单速率滤波
6.1.1.1.1 FIR 6.1.1.1.2 IIR 6.1.1.1.3 CIC 6.1.1.2 多速率滤波
6.1.2 上下变频
6.1.3 FFT频谱分析
6.2 图像处理
6.3 人工智能