FPGA记录系列（一）：bug记录，关于生成bitstream和上板时出现的问题

项目场景：

  最近在熟悉system generator，准备做一个数字预失真（DPD）算法的落地，顺带记录几个上板过程中遇到的比较基础但是也比较常见的小bug。

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问题描述：

  在生成bit流的时候遇到了如下的问题：只看缩写就是NSTD和UCIO，如下图所示：
  简单来说这个问题就是没有规定IO口的对应引脚和电平标准，而Vivado这个软件为了保护开发板，防止由于随机选择引脚位置，超过了对应的电平标准进而导致器件的意外损坏，因此会报出这个错误。xilinx官方的文档对这个问题的说明如下：
xilinx官方文档

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问题解决方案：

  但其实对于大多数开发板这种情况发生的概率极低，例如我手头的basys3开发板（xilinx A7系列），所以的引脚都是可以支持3.3V电压的，但是例外就是有一些支持高速率的接口（high performance接口），这一类接口可能无法承受3.3V：

  因此，我们可以直接在约束文件里加几句话，忽略这个报错；也可以不嫌麻烦的把每个引脚的电平约束都设置一遍，当然其实也还好。两种方法都最终可以生成正确的bit流。
  方法一：新建一个记事本，并添加以下的三句话：

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]  

  将其重命名为 name.tcl文件，打开如下图所示的bitstream setting：
  再将此处的tcl_pre改为自己刚才创建的tcl文件，即可解决问题。这也是大多数博客给出的解决方法。

  方法二：当然，更保险的方法是我们给所有的logic port都进行管脚约束，就不会出现以上的报错。在implementation完成之后，点击open implemented design按钮：

  并将此处的default layout改为I/O Planning，如下图所示：

  即可在I/O工具栏中自行修改I/O STD和PIN的位置：

  当然，这只是一个图形化的配置界面，最终我们通过GUI进行的操作都会被vivado自动翻译并加到约束文件中，约束文件（xdc文件）会发生变化，下图为发生改变后的xdc文件，在改变之前为空白，因此，除了图形化操作界面以外，我们也可以手动对xdc文件进行编辑。

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其他小bug：

  在bitstream生成成功之后，理论上只要open hardware manager并auto connect，就会自动弹出program device的界面，并且自动选择好了生成的bitstream文件：

  如果烧录不成功的话，主要检测板子型号是否匹配，以及跳线是否接到了JTAG模式。可在project setting中进行查看：

可能用到的小技巧：xilinx-fpga 启动速度加快

  在synthesis完成之后，点击open synthesized design。加载完成后，点击顶部的Tool工具，再点击edit device properties：

  出现如图所示的界面：

  可以在configuration中配置configuration rate，当然这个得看开发板的说明书进行操作，我只能以我手头的basys3开发板进行记录：
1.将enable bitstream compression可改为TRUE
2.将configuration rate调为 33 Mhz
3.将configuration mode调为Master $SPI\times 4$ 模式

参考资料：

1.xilinx vivado的使用详细介绍
2.进行vivado开发时，Generate Bitstream报错
3.xilinx系列FPGA，加快启动速度