Verilog HDL(4）行为级建模

前言：在当今数字电路中同步时序电路为主。如果采用数据流模式+assign来描述电路中，赋值左边类型一定是wire类型，而在过程语句中无论描述组合电路还是时序电路，initial和always赋值语句左边信号一定定义为reg类型。总的来说，reg用于时序电路，wire用于组合电路，但initial和always在描述组合电路时也要用reg类型。

3.2.2语句块

begin-end:串行语句，在语句块内顺序执行，可综合电路。它的延迟时间是相对于前一个语句。

fork-join:并行语句，在语句块中同时进行，用于仿真和测试。延迟是相对于程序流程控制进入到语句块内的仿真时间。

3.2.3过程赋值语句

分为阻塞性和非阻塞性

阻塞赋值的操作符号“=”

变量=表达式，用在begin-end中

非阻塞性 ，操作符号“<=”

  (1）在语句块中实际是并行语句

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