Verilog HDL（3）程序设计语句和描述方式

在verilog中只有三种设计语句1.数据流建模，2.行为级进模，3.结构性建模

3.1数据流建模

3.1.1连续赋值语句

—连续赋值的目标类型主要是标量线网和向量线网两种

（1）标量线网，如：wire a,b;

  (2)   向量线网，如：wire [3:0]a,b;

1.显性连续赋值

—<net_declaration><range><name>;  //信号定义  连线型变量类型

—assign #<delay><name>=Assignment expression;  //assign赋值语句

assign语句和信号定义语句分成两句。

2.隐形连续赋值语句

—<net_declaration><drive_strength><range>#<delay><name>=Assignment expression;

assign语句和信号定义语句在一句里

连续赋值语句需要注意以下几点：

1.赋值目标只能是线网类型（wire）;

2.在连续赋值语句中，只要赋值语句右边表达式任何一个变量有变化࿰