HLS介绍

一、HLS是什么

高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括C、C++、SystemC等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如Verilog、VHDL、SystemVerilog等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前ASIC或FPGA设计最为普遍使用的电路建模和描述方法。

二、HLS与VHDL/Verilog有什么关系

Verilog或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言。RTL设计需要了解VHDL和Verilog等语言，而HLS工具通常使用熟悉的语言，如C / C ++。HLS工具可以处理大多数特定于硬件的实现细节，因此大大降低了软件工程师处理硬件项目的门槛。

三、HLS关键性技术及存在的问题

FPGA是HLS设计的理想平台，因为它们可以快速进行原型设计，具有快速的设计周期并且具有固有的可重新编程性。现代的HLS工具通常包含用于设计目标的广泛的FPGA技术库。
但对于一些简单的逻辑，HLS实现结果较为臃肿。一些简单的逻辑，用HDL实现只需要数十行代码，而HLS的实现结果却相当复杂。

四、参考资料

1.