HLS入门

一. HLS是什么？与VHDL/Verilog编程技术有什么关系?

高层次综合 (High-Level Synthesis, HLS) 是一种将高级编程语言（如C/C++、SystemC）描述的算法转换为硬件描述语言（HDL，如VHDL或Verilog）的过程。这使得硬件设计者能够使用熟悉的高级语言编写算法，系统自动将其转换为硬件电路。

与VHDL/Verilog编程技术的关系：

• HLS工作在更高的抽象层次。设计者可以使用高级语言描述系统行为，HLS工具负责生成硬件描述。
  • VHDL/Verilog工作在较低的抽象层次。设计者需要明确地定义硬件结构和行为，涉及寄存器、时钟、逻辑门等细节。
• HLS提高了设计效率。设计者可以更快速地迭代和优化算法，而不需要深入硬件细节。
  • VHDL/Verilog：虽然设计过程更复杂和耗时，但可以获得更高的硬件资源利用率和性能优化。
• HLS提供了一定程度的自动优化，但在特定应用场景下可能不如手工编写的HDL代码高效。
  • VHDL/Verilog设计者可以对硬件进行细粒度的控制和优化，适用于对性能和资源有严格要求的设计。

二. HLS有哪些关键技术问题？目前存在什么技术局限性？

关键技术问题：

• 代码转换与优化：如何将高级语言描述的算法高效地转换为硬件描述，并进行必要的优化，如流水线、并行处理等。
• 存储器和通信管理：高效管理数据存取和通信，以充分利用硬件资源。
  处理存储器带宽限制和数据依赖问题。
• 控制和数据流图 (CDFG) 的生成与优化：将高级语言的控制和数据流图转化为硬件电路。处理复杂的控制逻辑和数据路径优化。
• 自动化验证：提供有效的验证方法，确保从高级语言到硬件描述的转换过程中不引入错误。需要支持综合前后的验证一致性。

技术局限性：

• 性能和资源利用率：尽管HLS工具不断改进，但在某些应用场景下，手工优化的VHDL/Verilog代码在性能和资源利用率上可能仍优于自动生成的代码。
• 设计复杂性：对于具有复杂控制逻辑或高度并行的数据路径的设计，HLS工具可能难以生成高效的硬件描述。某些高级语言特性在硬件中实现起来较为困难。
• 工具链的成熟度和支持：不同的HLS工具在支持高级语言特性和硬件优化方面存在差异，工具链的成熟度和稳定性影响设计结果。
• 调试和验证：HLS设计的调试和验证相比传统HDL设计更为复杂，需要跨多个抽象层次进行调试。

三、下载Vivado(如Vivado2019.1)

链接：link
提取码：czl9

1. 点击xsetup.exe进入安装
   
2. next->continue 到这个页面 三个都勾选I Agree
   
3. 选中第二个 next
   
4. 选中图上这几个，next
   
5. 更改安装路径，next
   
6. 等待安装完成
   
7. 这时候找到我们准备好的License文件就好了，没有的可以在这下载：链接：link
   提取码：kfjt
   下载解压后是一个这个文件
   
   点击Copy Lisence，再选择这个文件就破解成功了
   

四、创建工程

一路next到这

点右边那一列三个点选器件

五、添加相关文件

①添加源文件

点击Source，右键后，选择New File,创建文件
led.h

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_

#include "ap_int.h"
#define CNT_MAX 100000000
//#define CNT_MAX 100,100M时钟频率下计数一秒钟所需要的计数次数
#define FLASH_FLAG CNT_MAX-2
// typedef int led_t;
// typedef int cnt_t;
typedef ap_int<1> led_t;
typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);

#endif

led.cpp

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
#pragma HLS INTERFACE ap_vld port=led_i
#pragma HLS INTERFACE ap_ovld port=led_o
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}

②添加仿真测试文件
右键Test Bench，选择New File
test_led.cpp

#include "led.h"
#include <stdio.h>
int main(){
    led_t led_i=0x01;
    led_t led_o;
    const int SHIFT_TIME = 4;
    int i;
    for(i=0;i<SHIFT_TIME;i++){
        flash_led(&led_o , led_i);
        led_i = led_o;
        printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

六、C仿真与C综合

①点击project->project settings->synthesis->browser->选择顶层函数

②点击project->Run C Simulation(输出01交替，表示C仿真结果正确）

五、创建Vivado工程

①打开Vivado，选择Create Project

next到这个页面，更改项目名称和存储位置


next到这个页面

六、导入HLS生成的IP核

①生成IP核
在Vivado HLS
选择Solution->Export RTL

②导入
点击setting
选择IP->Repository,并且点击加号，选择solution，将会自动识别到IP，识别到后，点击Apply->OK


③添加实验代码



④添加代码

`timescale 1ns / 1ps
module flash_led(
input wire clk ,
input wire rst_n ,
output wire led_o
);
 
wire rst ;//同步复位
wire ap_ready ;//当前可以接收下一次数据
reg ap_start ;//IP 开始工作
reg led_i_vld ;//输入数据有效
wire led_o_vld ;
reg led_i ;//输入的 led 信号
wire led_o_r ;
wire ap_done ;
wire ap_idle ;
reg [1:0] delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;
 
//----------------delay_cnt------------------
always @(posedge clk) begin
if (rst==1'b1) begin
delay_cnt <= 'd0;
end
else if(delay_cnt[1]==1'b0) begin
delay_cnt <= delay_cnt + 1'b1;
end
end
 
//----------------ap_start------------------
always @(posedge clk) begin
if (rst==1'b1) begin
ap_start <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
ap_start <= 1'b1;
end
end
 
//----------------led_i_vld------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i_vld <= 1'b0;
end
else if(delay_cnt[1]==1'b1)begin
led_i_vld <= 1'b1;
end
end
 
//----------------ap_i------------------
always @(posedge clk) begin
if (rst==1'b1) begin
led_i <= 1'b0;
end
else if(led_o_vld==1'b1)begin
led_i <= led_o_r ;
end
end
 
 
flash_led_0 inst_flash_led (
.led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
.led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
.ap_clk(clk), // input wire ap_clk
.ap_rst(rst), // input wire ap_rst
.ap_start(ap_start), // input wire ap_start
.ap_done(ap_done), // output wire ap_done
.ap_idle(ap_idle), // output wire ap_idle
.ap_ready(ap_ready), // output wire ap_ready
.led_o_V(led_o_r), // output wire [0 : 0] led_o_V
.led_i_V(led_i) // input wire [0 : 0] led_i_V
); 
endmodule

⑤创建约束文件

⑥填写相关文件信息并生成

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}] 
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]

##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}] 
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]

##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}] 
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

⑦进行下载
点击Open Hardware Manager->Open target->Auto target后，显示如下

点击Program device,下载程序，直接点击Program

⑧结果展示