3、IC验证面试88问——task和function、interface和cb的好处

Q4：task和function的区别。

（1）函数能调用另一个函数，但不能调用任务。
任务能调用另一个任务，也能调用另一个函数。
（SystemVerilog对这条限制稍有放宽，允许function调用task，但只能在由fork…join_none语句中生成的线程中调用。）
（2）函数总是在仿真0时刻就开始执行，任务可以在非零时刻执行。
（3）函数一定不能包含任何延迟、事件或者时序控制声明语句，任务可以包含延迟、事件或者时序控制声明语句。
（4） 函数至少有一个输入变量，可以有多个输入变量。
任务可以没有或者多个输入(input)、输出(output)和双向(inout)变量。

function int double(input a);
	return 2*a;
endfunction
initial begin
	$display("double of %0d is %0d",10,double(10));
end

（5）函数只能返回一个值，函数不能有输出(output)或者双向(inout)变量。任务不返回任何值，任务可以通过输出(output)或者双向(inout)变量传递多个值。

task mytask1 （output logic [31:0] x,input logic y）;
	...
endtask

Q5：简述在TB中使用interface和clocking blocking的好处。

5.1 Interface的好处

• Interface 是一组接口，用于对信号进行一个封装、捆扎起来。
  如果像 verilog中对各个信号进行连接，每一层我们都需要对接口信号进行定义，若信号过多，很容易出现人为错误，而且后期的可重用性不高。
• 因此使用interface 接口进行连接，不仅可以简化代码，而且提高可重用性。
• 除此之外，interface 内部提供了其他一些功能，用于测试平台与 DUT 之间的同步和避免竞争。

5.2 Clocking Block的好处

• 在 Interface 内部可以定义clocking块，可以使得信号保持同步。 对于接口的采样和驱动有详细的设置操作，从而避免TB 与 DUT 的接口竞争，减少我们由于信号竞争导致的错误。采样提前，驱动落后，保证信号不会出现竞争。