9、IC验证面试88问——IC设计流程、断言、立即断言和并行断言、形式验证、验证完备性、OOP优势、事件触发、约束的形式

最新推荐文章于 2023-06-20 19:01:19 发布

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文章标签：面试 fpga开发

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Q21：IC设计流程

芯片架构——RTL 设计——功能仿真——综合&扫描链的插入（DFT）——等价性检查——形
式验证——静态时序分析（STA）——布局规划——布局布线——布线图和原理图比较——设
计规则检查——GDSII

Q22：find队列和find index队列

find 队列应该是返回队列的值，一般的话是和 with 配合使用。
find index应该是返回索引值。

Q23：用过断言嘛？写一个断言，a 为高的时候，b 为高，还有 a 为高的时候，下一个周期 b 为高。

a_high_b_high :assert property();  //a、b同时为高
property a_high_b_high;
	@(podedge clk)
		a|->b;
endproperty

property a_high_then_b_high;//a为高，下一个周期b为高
	@(podedge clk)
		a|=>b;
endproperty

Q24：立即断言和并行断言。

- 立即断言(immediate assertion)：
非时序的。
执行时如同过程语句。
可以在initial/always过程块或者task/function中使用。

- 并行断言 (concurrent assertion)：
时序性的。基于时钟周期的。
关键词property用来区分立即断言和并行断言。
之所以称之为并行。是因为它们与设计模块一同并行执行。
在这里插入图片描述

Q25：形式验证。

形式验证指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计所描述的功能。形式验证方法分为等价性验证、模型检验和定理证明等。

形式验证主要验证数字 IC 设计流程中的各个阶段的代码功能是否一致，包括综合前 RTL 代码和综合后网表的验证，因为如今 IC 设计的规模越来越大，如果对门级网表进行动态仿真，会花费较长的时间，而形式验证只用几个小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。

Q26：如何保证验证的完备性。

首先不可能百分百完全完备，即遍历所有信号的组合，这既不经济也不现实。
所以只能通过多种验证方法一起验证尽可能减少潜在风险，一般有这验证流程：
IP 级验证、子系统级验证、SoC 级验证，除这些以外，还有Low power 的 upf 验证(IEEE 低功耗设计验证标准）、FPGA 原型验证等多种手段。
前端每走完一个阶段都需要跟设计以及系统一起 review 验证功能点，测试用例，以及特殊情况下的波形等。
芯片后端也会做一些检查，像 STA、Formality、DFM、DRC 检查等，也会插入一些 DFT 逻辑供流片回来测试用。流片归来进行测试，有些 bug可以软件规避，有些不能规避，只能重新投片。

Q27：启动sequence的方法。

1、通过 sequence.start 的方式显示启动；
2、通过 default sequence 来隐式启动也可以通过‘uvm_do 系列宏启动。

Q28：面向对象编程的优势。

易维护:采用面向对象思想设计的结构，可读性高，由于继承的存在，即使改变需求，那么维护也只是在局部模块，所以维护起来是非常方便和较低成本的。
质量高:在设计时，可重用现有的，在以前的项目的领域中已被测试过的类使系统满足业务需求并具有较高的质量。
效率高:在软件开发时，根据设计的需要对现实世界的事物进行抽象，产生类。使用这样的方法解决问题，接近于日常生活和自然的思考方式，势必提高软件开发的效率和质量。
易扩展:由于继承、封装、多态的特性，自然设计出高内聚、低耦合的系统结构，使得系统更灵活、更容易扩展，而且成本较低。

Q29：事件触发。

触发事件：使用->
等待时间：使用@或wait

Q30：约束的形式。

1、权重约束 dist。有两种操作符。
:=n 表示每一个取值权重
:/n 表示每一个取值权重为 n/num。
2. 条件约束 if else 和->（case）。
if else 就是和正常使用一样；
-> 通过前面条件满足后可以触发后面事件的发生。
3. 范围约束 inside：inside{[min:max]}。
范围操作符，也可以直接使用大于小于符号进行。
但是不可以连续使用，如 min<wxm<max 这是错误的。