（十）DDRC架构组成、效率Efficiency及功能实现

已于 2024-06-18 19:26:42 修改
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分类专栏： DDR协议及应用实践 文章标签： 架构 网络
于 2022-09-24 13:24:29 首次发布
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本文详细介绍了DDR Controller的功能，包括命令调度、协议转换和兼容性，并探讨了DDR Controller的效率计算方法。接着，文章揭示了DDR Controller的架构，如AXI Interface、Command Split、Write Data Buffer等组件的工作原理，以及如何通过Command Reorder优化传输效率，以减少Page Conflict。DDR Controller在内存系统的高效运行中起着关键作用。

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文章目录

一、DDR Controller功能

  DDR Controller是Memory子系统的重要组成部分之一，另一部分为DDR_PHY(含DDR_IO)。DDR Controller主要承担其它子系统（如CPU）与Memory子系统进行数据交互时的传输效率及调度，DDR_PHY主要负责数据交互过程中的传输速度。其结构简图组成如下：

                在这里插入图片描述
  DDR Controller主要功能如下：

  1. 命令调度：为了提高对DDR颗粒的访问效率，DDRC会对总线AXI的访问命令进行重新分配调度，提高数据交互传输效率。
  2. 协议转换：DDRC接受AXI总线发过来的命令后，会将其转化为DDR协议类型的Burst命令，并按照DDR协议将其发送给Memory颗粒；同时读取DD
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（九）DFI接口时序
Mr.翟的博客
08-28 8526
文章目录一、DFI Interface 一、DFI Interface   DFI接口是连接DDR Controller与DDR_PHY之间的通用接口，其信号组如下表：       
（十一）DDRC Performance和System Performance
Mr.翟的博客
08-05 1575
文章目录一、DDRC效率计算 一、DDRC效率计算 1. 计算方法一：     效率 = Tmin_of_bus_data_transfer / Tactually_of_bus_data_transfer 如果：AXI data bus bit width = 64bit Total transfer data size = 8000Byte (ignore data masked and narrow transfer) 则：Min transfer clk cycle numbe
从零开始讲DDR（3）——DDRC与DDRPYH
apple_53311083的博客
09-20 3492
显然对于一个DDR的使用者来说，我们不想应付这么复杂的初始化过程，这会大大增加我们的开发周期和难度，因此，最好有人可以给我们提供一个封装好的DDR操作接口，让我们只需要处理一些读写相关信号即可，芯片制造商也是这么想的，因此不同的厂商也会提供自己的解决方案
DDR的Controller、Channel、Chip、Rank、Bank、Row、Column、Sided
顺其自然~专栏
03-20 305
先从半导体生产开始，生产出来还没切割的叫晶圆(wafer)。切割出来还没封装的叫裸die(bare die)。封装好的叫颗粒(component)。做成内存条后叫模组(module)。下文我们也会按这样的称呼去区分。
DDR PHY Interface DFI 4.0
07-01
Preliminary DFI 4.0 Specification, Addendum to DFI 3.1，在3.0基础上改的4.0，是2015年出的最新文档了
DDR DFI接口协议(一)
weixin_44957838的博客
07-19 3875
DDR PHY Interface (DFI)是一个接口协议，定义了在a所要求的signals、timing parameters、programmable parameters。可编程参数（programmable parameters）是由MC、PHY或系统定义的选项，并被编程到MC 和/或 PHY中。
DFI时序
hzyhuzhiyuan的专栏
09-08 246
DFI ddr phy interface 3.1
07-04
DFI_DDR_PHY_Interface_Specification_v3_1 dfi ddr phy的标准 v3.1最新版本
IP破解(4)：dwc-ddrc-ddrphy（DDR4/3 PHY IP）
11-16
基于 RTL 的 PHY 实用程序模块 （PUB） 支持基于 GDSII 的 PHY，其中包括 PHY 控制功能，如读/写调节、数据眼训练、每比特数据偏移校正、PVT 补偿，并支持 DDR4/3 PHY 的生产测试。PUB 还包括一个嵌入式校准处理器来...
【LPDDR4x控制器】DDR IP核心特性解析：内存控制器结构与功能详解及应用配置流程规范要求，准确
最新发布
04-25
首先概述了DDRC的基本组成，包括总线接口、命令产生器和DFI接口。接着分别介绍了来自Northwest、Openedges、Cadence、Synopsys和Intel FPGA的DDRC IP，重点阐述了它们的结构特点、性能参数、接口信号、寄存器配置及...
ddrc=ddrc&0xf7
12-01
ddrc=ddrc 可以被看做是一个等式，其中ddrc是一个符号或变量。在数学中，等式表示两个表达式相等，意味着它们具有相同的值。 如果我们将ddrc视为一个变量，那么ddrc=ddrc 等价于 ddrc和ddrc的值相等。这是一个...
DFI协议3.0~5.0.rar
09-09
DFI协议：DDR_PHY_Interface_Specification__v3_0、DDR_PHY_Interface_Specification__v4_0、DDR_PHY_Interface_Specification__v3_1、DDR_PHY_Interface_Specification__v5_1
DFI ddr phy interface 4.0最新文档
07-20
最新DFI 4.0文档，最新更新，请有需要的下载。 最新DFI 4.0文档，最新更新，请有需要的下载。
DFI_v3_1_specification
11-14
DFI标准协议，版本为3.1.The DDR PHY Interface (DFI) is an interface protocol that defines the signals, timing parameters, and programmable parameters required to transfer control information and data across the DFI, and between the MC and the PHY.
2.1接口协议.pdf
02-19
北斗二代RDSS RNSS接收机数据接口要求(2.1版)，规定了北斗卫星导航系统与终端之间相关接口要求。以及2.0到2.1的修订说明
DDR3 SDRAM High-Performance
03-26
DDR3 SDRAM High-Performance Controller
DFI 5.0接口协议
qq_43134430的博客
08-03 3066
MC和PHY必须在相同的频率比下操作。频率比仅适用于命令和DFI数据时钟域（PHY频率比）或DFI数据时钟域（数据频率比）。DFI时钟域信号不以时钟比率运行，它们始终基于DFI时钟。对于LPDDR5，DFI时钟域处于DFI时钟频率，命令和DFI数据时钟域的频率相同，与DFI时钟的比例为1:1、1:2或1:4。至今没有看到比较系统的梳理DFI接口协议，最近没事就来梳理下吧。2、DFI定义了三个时钟域—控制时钟域、命令时钟域和数据时钟域。
DPI/DFI/端口识别技术
海阔天空sky的博客
03-21 3850
流量识别技术： 1. 端口识别技术：仅分析IP包的层4 以下的内容，包括源地址、目的地址、源端口、目的端口以及协议类型。 2. DPI（深度包检测）：Deep Packet Inspection。除了对前面的层次分析外，还增加了应用层分析，深入读取IP包载荷的内容来对协议中的应用层信息进行分析读取，进而识别各类型应用。 3. DFI（深度/动态流检测）：Deep/Dynamic Flow I
DDR Efficiency
weixin_37981095的博客
06-29 442
Overall, the DDR controller was designed to have a maximum efficiency of approximately 75%.
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