数字ic前端（二）

参考: CSDN

简介：

synopsys家的编译仿真工具，需要在linux系统下运行。

VCS (verilog compiled simulator) ,即verilog编译仿真器。
命令格式: vcs [option] sourcefile

sourcefile是要编译的源文件。

option是可选项，该选项指示vcs如何编译源文件。

流程：

vcs先将verilog文件转换成为c文件，再编译链接生成可执行文件。

Option介绍:

-sverilog 可以编译sv文件

-full64在64-bit模式下编译，生成64bit模式仿真的可执行文件

-debug 能使用UCL命令，进入命令交互模式

-debug_access

-Mupdate 增量编译

+v2k编译支持verilog2001标准

-timescale=1ns/100ps 声明时间精度，在Vcs中不包括timescale 的文件放在最前面，Vcs会停止编译。

-kdb (knowledge database) 支持verdi

-I<filename> 指定记录vcs编译和运行信息log文件名

-verdi能使用verdi图形界面

+vcs+vcdpluson编译选项，加入后能产生vpd文件，默认文件名vcdplus.vpd

vcs执行完毕后会产生一个可执行的二进制文件simv.

敲simv-gui&可以打开dev界面。使用该软件可以查看仿真的波形，&表示后台执行。

使用命令：

synopsys_sim.setup   #环境文件，启用vcs必有的		
vlogan <file.v>  #检查语法
vcs <option> <design_toop>  #编译仿真生成可执行文件 simv
simv <option> #运行

实例:

vcs -sverilog -debug -full64 -timescale=1ns/100ps /.v /.sv