二选一多路选择器实例及仿真测试下板配置

沦陷半生未肯脱

已于 2024-03-06 19:37:55 修改

阅读量1.5k

点赞数 30

分类专栏： FPGA开发文章标签： fpga开发

于 2024-03-03 21:22:14 首次发布

本文链接：https://blog.csdn.net/weixin_47112870/article/details/136437334

版权

FPGA开发专栏收录该内容

7 篇文章 0 订阅

订阅专栏

本文详细介绍了如何使用VerilogHDL设计一个2:1复用器模块，包括模块功能分析、电路图查看、功能仿真实现、管脚分配以及硬件下载流程。作者展示了从新建工程到实际下板操作的完整过程。

摘要由CSDN通过智能技术生成

设计

功能分析

三个输入，一个输出
信号sel为1时，输出为b，否则为a

新建工程

file–new–verilog HDL

在这里插入图片描述

代码段

module mux2_1 (
sel,
a,
b,
out
);
input sel;
input a;
input b;
output out;

assign out = sel?b:a;

endmodule

CTRL + K 开始分析综合
编译报告

综合电路图

Tools – Netlist Viewers ==RTL Viewer 可查看综合后的电路图
在这里插入图片描述

仿真

tb即testbench，测试平台，想象设计的代码放在一个平台上测试

功能仿真代码（前仿真）

给不同时刻的sel不同电平，看输出是否符合预期
timescale 1ns/1ns 设置仿真时间精度，单位为1ns，精度（最小刻度）也是1ns timescale 1ns/1ns
module mux2_1_tb;

reg s0,s1,s2;
wire led;

mux2_1 inst0(
.a(s0),
.b(s1),
.sel(s2),
.out(led)
) ; #将设计的mux2_1模块例化为inst0，原来的input例化为reg型，output例化为 wire 型
initial begin
s2 = 0;s1=0;s0=0;
#20;
s2 = 0;s1=0;s0=1;
#20;
s2 = 0;s1=1;s0=0;
#20;
s2 = 0;s1=1;s0=1;
#20;
s2 = 1;s1=0;s0=0;
#20;
s2 = 1;s1=0;s0=1;
#20;
s2 = 1;s1=1;s0=0;
#20;
s2 = 1;s1=1;s0=1;
#20;