总线
两个1位输入的决定分别选择哪个输入连到哪个输出
上面的1位信号
上面的1位信号决定那个信号作为输入；下面的1决定那个信号作为输出；
优雅存储
搭建一个D触发器，使能为1时，输出更新为当前输入，否则保持不变；
根据写入的操作分成两条支路；上面一条当写入为1时，下一时刻的输出为当前输入，则通过一位开关后面加上一个延时元件；下面支路当写入为0时，输出为保持之前的输出，则把上一时刻的输出反馈到输入端，图中紫色的线；完成D触发器的功能。
存储一字节
写入时，采用8个一位存储器构成一个8位存储器；
相反数
要求把当前输入变为相反数，计算为每位取反再加1；
提供的元件中有八位按位取反逻辑NOT，再与八位加法器中加1，把sum输出到输出端；
1位解码器
搭建可以在输出端切换的电路；输入为0则输出1，输入为1则输出2；
按逻辑搭建，输入与输出2直连，取反后与输出1连接；
3位解码器
3-8译码器电路，三个输入对应8各不同状态，每次仅有一个输出被激活；
通过三个一位解码器，接着按输入的真值表依此把三个一位解码器输出高的与在一起，再与输出对应位相连；
小盒子
卡关很久，开始陷入了逻辑错误，只用了一个八位寄存器想完成该功能，但在换地址同时进行读写时发生错误；查阅攻略采用四个八位寄存器；对每一个八位寄存器要进行片选；单独选择读写通道；
两个一位解码器组合成2 - 4译码器，生成四个地址，单独对每一个地址和读/写使能信号进行与操作，可用一位开关代替，面积更小；
计数器
每个时刻数值自动加1，则加法器的一个输入必为1；由于步进和擦写时一个信号确定，则经过两个开关连接到同一根线上；
添加一个八位寄存器，技术结果再下一时刻显示；
逻辑引擎
根据不同操作码对两个8位数据进行操作；
依此按照给定逻辑进行逻辑门搭建；其中根据逻辑进行选择采用3-8译码器；
至此，基本运算和存储器部分完成；下一章节进行处理器架构部分；
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