【Verilog】基本逻辑门代码（一）

最新推荐文章于 2024-03-25 19:37:57 发布

繁星伴晚安

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Verilog零基础入门

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英语文档之vivado界面

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//反相器设计
module first(
         A,
         Y
    );
input   A;
output  Y;
assign  Y = ~A;
endmodule

在这里插入图片描述

module test(
    );
    reg     aa;
wire    yy;
first f(.A(aa),.Y(yy));
initial begin   //  按时间定义变量的值
            aa <= 0;
    #10     aa <= 1;    //时间过10个单位
    #10     aa <= 0;
    #10     aa <= 1;
    #10     $stop;
end
endmodule