超前进位加法器门电路级 verilog代码设计

1.理论

首先通过分析可以将进位描述成删除（就是置零），传递（就是传递进位cin）和生成（置一）。

于是可以得到这三个逻辑表达式，有用的是G和P

那么对于一个全加器来说它的进位输出C，和计算结果S就可以用这样的组合逻辑表示出来.

对于超前进位加法器来说，其每一位的进位输出 就可以用这样的组合逻辑进行表示。
我们需要算出每一级的G和P，才能得到对应这一级的进位输出。

在上的计算中，k是可以等于i或j的，因此用这个方法可以逐级计算出
，进而计算出进位输出。

2.代码

module carry_add(
	input [3:0] 	a,
	input [3:0] 	b,
	input 			cin,
	output [3:0] 	source,
	output			cout
);
wire G0,G1,G2,G3,G4;
wire P0,P1,P2,P3,P4;
wire G1_0,G3_2,P1_0,P3_2;
wire G2_0,G3_0,G4_0;
wire P2_0,P3_0,P4_0;
wire c1,c2,c3,c4;
wire s1,s2,s3,s4;
//第一级
assign   P0 = 1'b0;
assign 	G0 = cin; 
assign   G1 = a[0] & b[0];
assign   P1 = a[0] ^ b[0];
assign   G2 = a[1] & b[1];
assign   P2 = a[1] ^ b[1];
assign   G3 = a[2] & b[2];
assign   P3 = a[2] ^ b[2];
assign   G4 = a[3] & b[3];
assign   P4 = a[3] ^ b[3];
//第二级
assign	G1_0 = G1 | P1 & G0;
assign	P1_0 = P1 & P0;
assign	G3_2 = G3 | P3 & G2;
assign	P3_2 = P3 & P2;
//第三级
assign	G2_0 = G2 | P2 & G1_0;
assign	P2_0 = P2 & P1_0;
assign	G3_0 = G3_2 | P3_2 & G1_0;
assign	P3_0 = P3_2 & P1_0;
assign	G4_0 = G4 | P4 & G3_0;
assign	P4_0 = P4 & P3_0;
//各级进位输出
assign	c1 = G1_0 | P1_0 & cin;
assign	c2 = G2_0 | P2_0 & cin;
assign	c3 = G3_0 | P3_0 & cin;
assign	c4 = G4_0 | P4_0 & cin;	
//各级结果
assign	s1 = P1 ^ cin;
assign	s2 = P2 ^ c1;
assign	s3 = P3 ^ c2;
assign	s4 = P4 ^ c3;	
//得出结果
assign source = {s4,s3,s2,s1};
assign cout = c4;

endmodule

3.验证

综合出的门电路如图，可看出4+4的加法器的进位信号有7级门电路时延，验证正确。

仿真如图，没有错误。
测试代码

`timescale 1 ps/ 1 ps
module carry_add_vlg_tst();
// constants                                           
// general purpose registers
reg eachvec;
// test vector input registers
reg [3:0] a;
reg [3:0] b;
reg cin;
// wires                                               
wire cout;
wire [3:0]  source;

// assign statements (if any)                          
carry_add i1 (
// port map - connection between master ports and signals/registers   
	.a(a),
	.b(b),
	.cin(cin),
	.cout(cout),
	.source(source)
);
initial                                                
begin                                                  
	#10;
	a=4'd11;
	b=4'd5;
	cin=1'd1;	#10;
	a=4'd11;
	b=4'd5;
	cin=1'd0;	#10;
	a=4'd4;
	b=4'd6;
	cin=1'd0;	#10;
	a=4'd15;
	b=4'd15;
	cin=1'd1;	#10;
		a=4'd14;
	b=4'd8;
	cin=1'd1;	#10;                  
end                                                    
                                                 
endmodule