FPGA工程文件夹的管理

在项目设计之前我们先做好准备工作，先给设计的工程建立清晰明了的文件体系，把不同的设计文件放到不同的文件夹中，养成这样一个好的习惯是为了日后更方便管理每一个项目。不同的设计文件是有类别差异的，如果不进行文件分类，而是将所有文件存放在一起，非常不易于后期文件的查找、管理和移植。

下面我们以点亮第一个 led 的项目为例进行演示。首先切记一点所有的工程路径中一定不能出现中文，否则会出现找不到文件路径的情况，因为我们使用的开发工具大都是国外的，对中文的支持性较差，所以推荐用“英文字母+数字或下划线”组合的方式来命名，且工程和文件夹的名字要有一定的意义，能够让阅读者看到名字就知道该工程或文件大概的功能。这里我们将第一个项目的总文件夹命名为 led。如图所示：

然后在 led 总文件夹下建立4个子文件夹+2个txt，分别来存储不同的文件集，如图所示：

这四个文件夹的用途分别是：

doc：该文件夹主要放置一些文档资料，如数据手册，使用 Visio 画的波形图、自己写的文档等都可以存放到这个文件夹里面。

Vivado_prj：该文件夹主要放置的是工程文件，使用Vivado新建的工程就保存到这里，如果是使用的 Altera 的 Quartus II 开发工具，就可以命名为 Quartus_prj，如果是使用的ISE开发工具，就可以命名为 ISE_prj这样能很清晰的知道是用的什么开发软件进行开发的。

rtl：该文件夹主要放置可综合的代码，就是最后可以生成硬件电路的代码，因为这部分代码主要是寄存器描述的寄存器传输级的代码所以文件夹取名为 rtl（register transport level），因为也是我们的设计文件，所以也可以取名为 design。

sim：该文件夹放置对可综合代码的仿真文件，即不可综合的代码，也叫 testbench， 所以也可以将文件夹取名为 testbench 或者 tb 都可以。

FPGA芯片与开发软件版本.txt：记录FPGA芯片型号和开发软件版本。例如：

FPGA：xc7k325tffg900_2
开发软件版本：Vivado 2019.1

此工程为XXXXXX工程.txt：记录工程内容的必要信息等。

txt文件主要是为了方便工程交接或以后查看工程。

主要的文件夹就是这四个和txt，后期的一些项目有可能还会用到 Matlab、IP 核，届时可以再新建一个单独管理 Matlab 文件和 IP 核文件的文件夹，文件数量可以根据自己的需求进行分类管理。

在Vivado_prj工程文件夹中的各子文件夹结构为：
project_name.cache：Vivado 软件的运行缓存
project_name.hw：所有波形文件
project_name.ip_user_files：用户关于 IP 的文件
project_name.runs：编译与综合结果，.\impl_1 文件夹中的.bin 和 .bit 即为编译生成的可执行文件
project_name.sdk：SDK 环境代码，一般是 ZYNQ 设计中关于 PS 端的代码
project_name.sim：仿真结果
project_name.srcs：所有用户编写的源码、仿真文件与约束文件
project_name.tmp：自制 IP 核时的临时工程文件夹，IP 核设计完成后会自动清理
project_name.xpr：Vivado 工程启动文件

具体层级可参考:https://blog.csdn.net/ai_ljh/article/details/108027066

参考《FPGA Verilog开发实战指南——基于Xilinx Spartan6》