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FPGA开发工具
文章平均质量分 64
本专栏介绍FPGA相关的开发工具应用。
YprgDay
总结、记录自己的学习过程,一个菜鸟的进阶之路!
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Modelsim仿真时报错Error xx.v Module ‘xx‘ is not defined的解决
Modelsim仿真时报错Error XX.v Module 'xx_fifo' is not defined的解决。原创 2024-07-23 20:56:35 · 142 阅读 · 0 评论 -
Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决
Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决。原创 2024-07-23 20:53:54 · 436 阅读 · 0 评论 -
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。原创 2024-07-16 10:16:21 · 253 阅读 · 0 评论 -
Vivado关联Modelsim报错environment variable is not writeable
Vivado关联Modelsim报错ERROR: [Common 17-53]。原创 2024-06-25 16:12:01 · 213 阅读 · 0 评论 -
Vivado工程快速查看软件版本与器件型号
如何快速查看一个工程使用的Vivado版本以及使用的器件型号啦?原创 2024-06-05 14:34:46 · 448 阅读 · 0 评论 -
【Modelsim】保持波形格式重编译and波形的保存与查看
Modelsim重编译与波形查看。原创 2024-04-15 21:12:06 · 714 阅读 · 0 评论 -
Vivado报错 [Synth 8-9917] port ‘xx‘ must not be declared to be an array
Vivado报错 [Synth 8-9917] port 'xx' must not be declared to be an array的解决办法。原创 2024-05-31 14:20:30 · 289 阅读 · 0 评论 -
Vivado IP核的快速入门 官方手册和例程
Vivado IP核的快速入门 官方手册和例程。原创 2024-05-23 20:13:56 · 1126 阅读 · 2 评论 -
Vivado中对已调用IP核的重命名
Vivado中对已调用IP核的重命名。原创 2024-05-23 19:47:39 · 473 阅读 · 0 评论 -
【Lattice FPGA 开发】Diamond的使用
Diamond的使用。原创 2024-04-15 20:15:08 · 1205 阅读 · 0 评论 -
【Lattice FPGA 开发】Modelsim与Diamond联合仿真
本文讲解Modelsim与Diamond进行联合仿真步骤,以及对遇到问题的解决与说明。原创 2024-04-15 19:58:57 · 1773 阅读 · 0 评论 -
【Lattice FPGA 开发】IP核的调用
本文介绍Diamond开发软件进行IP核调用与对应官方文档查找方法。原创 2024-03-05 21:44:56 · 1309 阅读 · 0 评论 -
【Modelsim】数据显示设置
本文介绍modelsim使用中数据的显示设置,定点小数的显示、模拟波形的显示、数据截位查看、信号颜色和行高设置的操作。原创 2024-01-25 21:24:19 · 2554 阅读 · 5 评论 -
Vivado与Notepad++关联步骤
本文内容为Vivado与Notepad++的关联步骤。原创 2023-09-27 09:32:17 · 2704 阅读 · 0 评论 -
Vivado中增加源文件界面中各选项的解释
本文对Vivado中增加源文件界面Add or Create Design Sources和Add or Create Smulaton sources中的选项Scan and add RTL include files into project、Copy sources into project和Add sources from subdirectories作出解释。原创 2023-09-21 10:24:07 · 2051 阅读 · 3 评论 -
Vivado IP中Generate Output Products界面的设置说明
在创建IP核时,将IP核的信息配置完成之后会弹出Generate Output Products界面,介绍其中的Synthesis Options和Run Settings部分设置说明。原创 2023-09-13 20:54:35 · 2966 阅读 · 0 评论 -
【在线仿真】使用HDLBits进行FPGA代码在线综合仿真以及时序图生成
本文讲述使用Hdlbits进行FPGA代码在线综合仿真以及时序图生成,用于验证自己的设计。原创 2023-09-09 15:18:52 · 1695 阅读 · 0 评论 -
Vivado工程创建、仿真、下载与固化全流程
本文以一个简单工程为例,介绍使用Vivado新建工程、代码的编写、Testbench代码的编写、波形仿真分析、引脚约束、生成bit流文件、通过JTAG将网表下载到开发板、程序的固化与下载全流程。原创 2023-08-16 20:56:21 · 3130 阅读 · 1 评论 -
ISE中逻辑分析仪ChipScope的使用
本文介绍ISE中逻辑分析仪ChipScope的使用。原创 2023-07-09 18:28:40 · 3103 阅读 · 0 评论