Synopsys vcs2016使用笔记

环境：

虚拟机	VM Workstation Pro
系统	Ubuntu16
Synopsys	2016

一.创建工作目录

1.在主目录下创建一个工作目录work，在work目录下创建项目文件夹test

2.将rtl文件放入到项目文件夹目录下

3.创建file.list文件，在test文件夹下打开终端，执行命令
find -name '*.v' > file.list

执行vim file.list查看是否创建成功

二.使用vcs进行编译

执行命令

vcs -full64 -sverilog -debug_access+all -f file.list -l com.log

出现如下结果且生成simv文件说明编译成功


如果在rtl代码中没有定义仿真时间，则需要在命令行中进行定义，否则将会编译报错，如下

vcs -full64 -sverilog -debug_access+all -f file.list -timescale=1ns/1ns -l com.log

注意：由于我使用的是vcs2016，在使用vcs进行编译时必须使用gcc -4.8和g++ -4.8版本，否则在编译时会报错

安装gcc4.8和g++4.8命令：

sudo apt install gcc-4.8 g++-4.8

应用gcc4.8命令

sudo update-alternatives --install /usr/bin/gcc gcc /usr/bin/gcc-4.8 100
sudo update-alternatives --config gcc

应用g++4.8只需将以上命令中gcc替换为g++即可

三.打开vcs图形界面进行仿真且查看波形

1.执行命令

dve

2.进行仿真
点击工具栏的simulator中setup


在跳出的弹窗中把simv文件填入第一栏，然后点击ok

选中模块右键，点击下图中的new wave view弹出波形界面


点击上图红色圈出的按钮开始仿真，并生成波形

四.生成fsdb文件

1.在testbench文件中添加如下语句

2.在终端中执行以下命令

./simv sim.log

执行完成后会在当前目录下生成test.fsdb文件

五.命令汇总

正常情况下，常用命令：

find -name '*.v' > file.list

vim file.list

vcs -full64 -sverilog -debug_access+all -f file.list -l com.log

dve

./simv sim.log