sv中interface的学习心得以及modport

因为是第二次学习interface的知识点，所以如鱼得水。

首先我想从例化开始讲：

就拿小例子来说，按名称例化：

被调用的模块名称  实例名字（自己定义）（.被调用信号(实例端口名)，……）；

按位置例化：

被调用的模块名称 实例名字 （实例端口名，……）  （!!!注意：要跟被调用的模块的端口信号连接保持一致顺序，没有引用的端口就用空格表示，比如“clk， ，sum”）

接下来我们说到sv中的interface。

首先是展示的通过interface连接的模型:

top模块

可以看到在顶层模块里，模块例化跟接口例化方式一样，但是减少了模块例化时端口信号一个一个匹配的复杂程度（这也是之前我第一次学习概念模糊的地方，不知道是怎么例化的）。

声明接口：

 

使用端口的仲裁器：

 测试文件：

下面是不使用interface的

仲裁器模型：

 测试文件

 

上述代码只要成功运行就行，结果到不重要。

还有强调一下调用方式，如果是调用sig，在模块中是通过A.B.C.sig去调用信号，而使用interface(不能包含层次化设计）调用是直接从根出发（$root.top_tb）一层一层引用。

interface是通过把端口捆绑起来，然后你想声明每个端口模块的信号方向，可以在接口声明里使用modport指明方向：

 

 注意要将modport名放在接口名arb.if的后面

如果不声明modport，所有线网都是inout，所有变量传输方向都是ref。其实在一般使用时候，可以省略modport的声明（一般是不会对结果产生影响的，为了规范程序代码，还是可以声明）。