利用vstar捕获FPGA设计中的信号进行逻辑调试

1. 调试窗口

完成FPGA板的执行，并对结果进行分析。VSTAR支持将事件图和波形查看器作为调试窗口。

1.1 启动调试窗口

FGPA板供电连接USB端口时，点击“调试窗口”图标进行JTAG连接(同样的操作可以通过窗口菜单→调试窗口进行)。在调试窗口的左下角显示一条“连接JTAG”的消息。连接完成后，将显示“JTAG connected successful”消息。

图1 启动调试窗口

1.2 VSTAR IP配置检查

如果FPGA板上的VSTAR IP配置与VSTAR软件的信息不匹配，则会在“调试窗口”开始时显示错误。

图2  调试窗口启动错误信息

1.3 起始信号捕获

单击“开始捕获”图标时，将执行FPGA板（通过“运行”菜单→“开始捕获”可以进行相同的操作）。 当FPGA板上发生事件传输的违规错误，触发发生并且系统停止时，将打开一个事件图（需要一段时间）。要强制停止FPGA板的执行，请单击“ “停止捕获”图标（通过“运行”菜单→“停止捕获”可以进行相同的操作）。

图3  开始捕获和触发生成

1.4 事件图表视图

点击“OK”到VSTAR IP状态窗口后，您可以看到事件图表。通过移动事件图的滚动条，可以找到用红色表示的错误部分(group_003的错误如下图所示)。

图4  调试窗口的事件转换视图

导致产生错误的信息将显示在VSTAR IP状态窗口中。下图显示了最后一个事件ID:3 (event_0003)和下一个事件ID: 0(event_0000)组ID:3 (group_003)的错误触发生成。

图5  VSTAR IP状态窗口的错误信息

1.4.1 缩放适应视图

当单击缩放适合图标，整个事件图表将显示。

图6 缩放适应视图

1.4.2 放大/缩小视图

单击放大(+)图标时，事件图表示展开，单击缩小(-)图标时，事件图表示缩小。在“视图”菜单上也有类似的功能。

图7 放大/缩小视图

1.5 添加交易规则

由于规则提取阶段是在FPGA运行的初始阶段完成的，因此在规则提取后发生的频率较低时，可能会导致正常事务产生伪错误；而在规则提取阶段的周期变长时，则可能是正常的。

可以将发生频率较低的规则定义为规则。 VSTAR支持将伪错误添加到交易规则的功能。 将伪错误添加到规则中。 请单击“调试窗口”中触发行区域的“添加规则”按钮，然后将其添加到规则中。