FPGA学习笔记_Quartus II_In system sources and probes editor(ISSP)调试工具的使用

最新推荐文章于 2024-02-03 23:36:20 发布
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FPGA学习笔记

Quartus II prime Standard Edition—In system sources and probes editor(ISSP)调试工具的使用

Quartus II的老版本跟新版本的In system sources and probes editor(ISSP)调试工具的使用方法有些不同，下面是Quartus II prime Standard Edition的调用方式，仅供参考。

  1. 如下图所示，点击assignmen中的IP Catalog，输入In system sources and probes ，双击Altera In-system Source &Probes
    在这里插入图片描述

  2. 填写名字和路径，点击ok
    在这里插入图片描述

  3. 填写probes 和 source的值，点击finish
    在这里插入图片描述
    Probe: 探针，抓取模块内部信号的值，实时在电脑上观测模块内部信号的值
    Sources: 驱动源，连接到待测试模块的某些寄存器上面，通过电脑上提供一个值，则这个值会被实时写入板卡的寄存器内部；通过驱动一个寄存器，来观察其他模块的响应

  4. 点击close
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  5. 选择verilog，设置存储路径，点击generate, finish, ok在这里插入图片描述
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  6. 添加生成的文件到project文件，右键点击file，点击add/remove files in project, 添加.v文件到project
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  7. 添加成功，可用于下一步的例化使用

在这里插入图片描述

【注】：个人学习笔记，如有错误，望不吝赐教，这厢有礼了~~~

GloriaHuo
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quartus 修改 时钟_利用Quartus的Partition功能减少FPGA编译时间
06-02
好的，你的问题是关于Quartus的时钟修改和Partition功能的。我会尽力回答。 首先，如果你需要修改FPGA的时钟，你需要打开Quartus软件并加载你的设计文件。然后，你可以使用TimeQuest Timing Analyzer工具来分析时钟路径并进行修改。在TimeQuest中，你可以设置时钟约束、时钟分配和时钟分频等，以满足你的时钟要求。 其次，如果你想减少FPGA编译时间，Quartus提供了Partition功能可以帮助你实现。Partition功能可以将设计分成若干个逻辑部分，使得每个部分可以独立编译和优化。这样可以大大减少编译时间，并且也方便进行调试和修改。 在Quartus中，你可以使用Hierarchy Viewer来查看和修改设计的分区和层次结构。你可以将设计分成多个层次，并将每个层次分成若干个分区。然后，你可以运行Incremental Compilation命令来编译每个分区，最终将所有分区合并为一个完整的FPGA设计。 希望这些信息能对你有所帮助！

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