VLSI基础——D触发器

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一、触发器原理

  数字电路包括组合逻辑电路和时序逻辑电路，而触发器是时序逻辑电路的基本单元，可以存储1bit状态，具有记忆和存储功能（组合逻辑电路没有记忆和存储功能），该状态由双稳态电路来保存。

二、D触发器

  D触发器存在两种结构，一种是基于RS锁存器的D触发器，一种是基于传输门锁存器的D触发器。

1. 基于RS锁存器的D触发器

  组合逻辑电路没有记忆功能，实际电路在同一时刻处理完所有的数据，因此为了实现电路的记忆功能，引入了双稳态电路，如图1所示。当Q置1时，$\bar{Q}=0$，此为1状态；当Q置0时，$\bar{Q}=1$，此为0状态。双稳态电路一旦进入一种状态，将会保持该状态，具有记忆功能。

  在双稳态电路中虽然具备了状态记忆功能，但是该电路没有控制端口，无法改变原本状态。因此演变出了RS锁存器，如图2所示，RS锁存器可以通过与非门或者是或非门实现。RS锁存器具有四种状态。下面均以（a）电路为例，输入R=0，S=0时，输出非法态；输入R=0，S=1时，控制输出Q=1，1状态；输入R=1，S=0时，控制输出Q=0，0状态；输入R=1，S=1时，退化为双稳态电路，记忆01状态。

  在图2电路中，虽然能够控制记忆的状态，但是存在非法态，并且整个系统无法控制是否工作。因此增加了门控信号c，当c=1时，输出q由输入d控制；当c=0时，使得S=R=1，RS锁存器为锁存态，保持原本的01态。同时为了去除RS锁存器的非法态，加入了一个反相器，使得S和R不会同时为0。在图3电路中，当c为高电平时，q会跟随d的变化而变化，被称为D锁存器。

  在图3电路中，实现了电平敏感的D锁存器，但是电平敏感容易受到毛刺影响，同时EDA根据不容易分析其时序。为了精确控制数据只在某一时刻改变，其余时候保持数据，因此引入了边沿敏感的D触发器，如图4所示，其中锁存器为图3中的D锁存器。当clk=0时，主锁存器传输数据，q0由d控制，从锁存器保持；当clk=1时，主锁存器保持，从锁存器传输数据，q由q0控制，也就是说D触发器的输出q在时钟clk的上升沿的时候输出。

2. 基于传输门的D触发器

  为了减少MOS管的数量，可以采用传输门的形式实现D触发器。如图5所示，当clk=0时，主锁存器传输数据；当clk=1时，主锁存器锁存数据，从锁存器传输数据，将主锁存器中的数据输出。

总结

  D触发器不是一步产生的，了解D触发器的实现过程是最为重要的。首先为了让电路具有记忆功能，引入了双稳态电路结构；为了能控制记忆的状态，加入了控制端口，双稳态电路变成了RS锁存器；为了消除非法态和控制系统工作，加入了门控信号，RS锁存器变成了D锁存器；为了实现边沿敏感，采用两级D锁存器结构，实现了最终的D触发器。最后为了减少MOS管的使用，采用传输门的结构实现D触发器。以上每一步电路结构的变化都是有目的的，不得不感叹前辈工程师的智慧。