3-8译码器

本文通过编写Verilog代码实现了3-8和4-16译码器,并进行了编译、资源开销对比及RTL视图和波形仿真的展示。结果显示,4-16译码器在资源消耗上超过3-8译码器。
摘要由CSDN通过智能技术生成

一.实验内容:
1.编写一个4-16的译码器,编译
2.和3-8译码器对比资源开销
3.看RTL View

电路描述:
在这里插入图片描述
第一部分:3-8译码器

1.代码

module decoder38
(
  IN        ,         // input  
  OUT       
);  				 // output 

input [2:0] IN;
output[7:0] OUT;

reg   [7:0] OUT;

// get the OUT
always @ (IN) begin
	case
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