多路选择器（4选1）

Verilog 多路选择器
实验内容：做一个4选1的mux，并且进行波形仿真 和2选1的mux对比，观察资源消耗的变化
1.MUX4-1
实验代码部分：

module mux4_1
(
	IN0 ,	 // input 1
	IN1 ,	 // input 2
	IN2 ,	 // input 3
	IN3 ,	 // input 4
	S0 ,	 // select 1
	S1 ,	 // select 2
	OUT 
);        // out data

	parameter WL = 4; // 输入输出数据信号位宽
	
	input [WL-1:0] IN0, IN1, IN2, IN3;
	input S0,S1; // 通道选通的控制信号
	output[WL-1:0] OUT; // 选择器的输入数据信号
	reg [WL-1:0] OUT;
	
	// 生成组合逻辑的代码
	always @ (IN0 or IN1 or IN2 or IN3 or S0 or S1) begin
		if(S0&&S1)
			OUT = IN3;
		else if(S0&&!S1)
			OUT = IN2;
		else if(!S0 &&S1)
			OUT = IN1;
		else
			OUT = IN0;
		end

endmodule

RTL 视图

波形仿真图

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