基于FPGA的DDS实现

DDS（Direct DIgital Synthesizer）—直接数字频率合成，是一种用于通过单个固定频率的参考时钟信号生成任意波形的频率合成器，被广泛用于测试测量仪表和通信系统中

一、DDS的主要组成部分：

简单DDS系统，最终输出频率只能通过改变参考时钟频率或对PROM重新编程来实现，较为不灵活。

此类DDS系统相对较为灵活
DDS主要有相位累加器、相位调制器、正弦ROM查找表和D/A转换模块四部分组成
相位累加器(一个计数器)：是整个DDS的核心，主要完成相位累加,该累加器的值将作为ROM的地址送至正弦ROM查找表中。（无相位调制器时）
相位调制器：接收相位累加器的相位输出，并添加一个相位偏移值，当不需要时，此部分可以删去或者将其设为一个常数。
正弦ROM查找表：主要用于存放需要展示的正弦波的相关数据,输入是ROM的地址值，查找表应该包括一个完整的正弦波周期的响应数字幅度信息。。
D/A转换：将从正弦ROM查找表中送出的数字离散信号转换为模拟信号，输出对应的电压值。
LPF低通平滑滤波器（可有可无）：由于经DAC转换器转换的模拟信号难以构成平滑的正弦信号曲线，故而需要低通平滑滤波器。
DDS各组成部分输出样例：

二．基于FPGA的DDS实现
●RTL

●相关模块代码
1.按键输入模块（带有按键消抖功能）

注：按键消抖原理（抖动时间的长短由按键的机械特性决定，一般为5-10ms）

2.DDS核心模块

module dds_core_sin(
  CLK   ,   // clock, posedge valid
  RST   ,   // reset, high level reset
  FWEN  ,   // frequency word update enable, high level enable
  FWIN  ,   // input frequency word
  CLKOUT,   // output clock
  SINOUT);  // sine signal output, 2's complement format

input           CLK;
input           RST;
input           FWEN;
input [32-1:0]  FWIN;
output[12-1:0]  SINOUT;
output          CLKOUT;

parameter FW_WL = 32;   // frequency word word length in bit
parameter RA_WL = 10;   // rom address word length in bit
parameter RD_WL = 12;   // rom data  word word length in bit

reg   [FW_WL -1:0]  fwin_R;     // freq word DFF
reg   [FW_WL -1:0]  acc_R;      // phase ACC DFF
reg   [RA_WL -1:0]  addr_R;     // rom address DFF
reg   [RD_WL -1:0]  sinout_R;   // sin wave output DFF
wire  [RD_WL -1:0]  romout_W;   // rom data output wire

always @ (posedge CLK or posedge RST) begin
  if(RST) begin
    fwin_R   <= 0;
    acc_R    <= 0;
    addr_R   <= 0