FPGA实现全加器

一.输入原理图实现1位加法器

1.创建工程

启动Quartus Ⅱ，new->NEW project Wizard,然后点击两次next，后如下图：
选择cycloneIVE系列的EP4CE115F29C7 。

一直点击next，直到最后选择finish，此时界面上会出现顶层文件名和项目名

2.新建原理图文件

(1)新建原理图文件。打开QuartusII,选菜单“File”—“New”，在弹出的“New-”对话框中选择“Design Files”的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。

(2）在编辑窗中调入元件，完成半加器的原理图输入。
点击按纽或直接双击原理图空白处，从“Symbol”窗中选择需要的符号，或者直接在“name”文本框中键入元件名，如“and2”为2输入与门，点OK按钮，即将元件调入原理图编辑窗中。例如为了设计半加器，分别调入元件and2，not，xnor和输入输出引脚input和output。并如图用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使其变黑色，再用键盘分别输入各引脚名:a、b, co和s。
添加输入输出，完成效果：
（4）存盘编译。
选择菜单File - Save As，选择刚才为自己的工程建立的目录，将已设计好的原理图文件取名为:exp1.bdf(注意默认的后缀是.bdf)，并存盘在此文件夹内。然后点击进行编译，若无错误则可进行下一步，若有错进行原理图修改。

3.将设计项目设置成可调用的元件

为了构成全加器的项层设计,必预将以上设计的半加器half_adder.bdf设置成可调用的元件。方法图所示，在打开半加器原理图文件exp1.bdf的情况下，选择菜中File中的Create/Update→Create Symbol Files forCurrent File项，即可将当前文件exp1.bdf变成一个元件符号存盘，以待在高层次设计中调用。

使用完全相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下两点:
（1)转换好的元件必须存在当前工程的路径文件夹中;
(2）该方法只能针对被打开的当前文件。

4.半加器仿真

(1）新建波形文件。如上面新建图形文件的方法，从“file”中选择“new”，然后从出现的对话框中选择“university program VWF”。点击“OK”。
（2）添加信号

（3）编辑信号保存文件并启动功能仿真：
功能仿真结果：
时序仿真结果：

5.设计全加器顶层文件

为了建立全加器的项层文件，必须再打开一个原理图编辑窗，即新建一个原理图文件。方法同前，即再次选择菜单"File”→“new",原理图文件编辑输入项"Block Diagram/Schematic File"。
与调入元件的方法一样，即在新打开的原理图编辑窗双击鼠标，在弹出的“symbol”窗的“name”栏输入底层文件半加器的存储名“exp1”调出半加器，如图

6.将设计项目设置成顶层文件并编译仿真

将顶层文件full_adder.bdf设置为顶层文件的方法: project→set astop_level entity。如图:


功能仿真
时序仿真

7.verilog编程

代码：

module one(
    num1, 
    num2,
    cin,
    cout,