FPGA的学习：全加器的实现

前面已经学习了半加器的实现。全加器的实现是依靠两个半加器实现，首先来看系统框图和时序图。

这里实现功能的时候用到了半加器的实例化，所以需要在此文件夹下同时放入半加器的实现，不然编译会不通过

 `timescale  1ns/1ns

module  full_adder
(
    input   wire    in1 ,   //加数1
    input   wire    in2 ,   //加数2
    input   wire    cin ,   //上一级的进位
 
    output  wire    sum ,   //两个数的加和
    output  wire    cout    //加和后的进位
);

//wire 型变量的定义
wire    h0_sum;    
wire    h0_cout;   
wire    h1_cout;   

//第一个实例化

half_adder  half_adder_inst0
(